K波段低噪声集成片上CMOS接收前端设计

基于TSMC 90nm CMOS工艺,设计实现K波段片上集成CMOS接收前端。接收前端由两级差分共源共栅结构低噪声放大器、双平衡吉尔伯特单元结构下变频混频器组成。射频输入、本振输入以及模块间采用片上巴伦进行匹配。测试结果表明,在射频输入频率23.2GHz时,转换增益为27.6dB,噪声系数为3.8dB,端口隔离性能良好,在电源电压为1.2V下,功耗为35mW,芯片面积为1.45×0.60mm2。      

K波段CMOS反射负载型无源移相器

研究应用于K波段相控阵收发系统的差分反射负载型无源移相器的设计方法.基于TSMC 90 nm CMOS工艺实现了一个5 bit移相器,其反射负载由电感和变容二极管并联组成.测试结果表明,该移相器的移相误差在23~25 GHz频带内小于6°,在22~26 GHz频带内小于15°.又基于相同工艺提出了一个改进的6 bit移相器,采用品质因数相对较高的叉指电容阵列替代传统的变容二极管,通过开关控制实现电容值的改变.仿真结果表明,改进版移相器的移相误差在23~25 GHz频带内小于4°,在22~26 GHz频带内小于8°.      

X波段0.18μm CMOS5位数字移相器

设计了一款应用于相控阵雷达系统,工作频段8 GHz~12 GHz,中心频率为10 GHz的5位数字移相器,该移相器采用UMC 0.18μm标准CMOS工艺设计实现.五位移相单元分别为11.25°、22.5°、45°、90°和180°,其中180°移相单元采用高-低通滤波器型结构,其余移相单元采用低通π型滤波器结构.通过合理选择参数模型和拓扑结构,优化版图布局设计,实现了电路性能并给出仿真结果.在工作频率范围内,32种移相状态的相位均方根误差1.08°,幅度均方根误差1.14 d B,插入损耗值保持在14 d B~20 d B范围内,版图尺寸为2.85×1.15 mm2.     

W波段收发前端设计研究

以21.12 GHz为本振信号、93.12~94.136 GHz为射频信号,采用"倍频+超外差发射机"和"超外差接收机"设计了毫米波无线通信系统收发前端模块组件,其中上变频模块尺寸为20 mm×19 mm×82 mm,实现了小型化,用完成的收发前端组件与已有的频率源组成完整的相参性测试系统,并对频率源的相参性进行了验证.     

集成CMOS限幅放大器的研究

提出了一种具有低通网络的高速放大器拓扑,基于增益带宽约束条件和低通网络的特性的研究对高速放大器进行了优化设计.此外,基于中芯国际集成电路公司提供的0.18μm器件模型、共面线的分布参数模型,文中分别研究了共面线的频变分布参数、负载电阻以及n沟道MOSFET的栅宽对放大器增益、带宽的影响,为高速限幅放大器的优化设计提供了理论指导和设计依据.     

CMOS芯片OV7910设计摄像机电路

CMOS图像传感器所具有的体积小、重量轻、功耗低、高可靠、高集成、低成本、宽动态范围、抗辐射和几乎没有拖影等优点,在应用中越来越体现出实用性,CMOS取代CCD设计图像传感器成为趋势和必然。OV7910是OmniVision公司的单芯片彩色的摄像机感光元件,集成了强大的数字图像处理单元、具有逼真的色彩还原度和高灵敏度,以及在不同环境中对图像进行快速自动曝光和自动白平衡等操作的自适应能力。根据电路设计相关原理,详细介绍了利用CMOS芯片OV7910进行摄像机电路的设计。     

L波段高效率F类功率放大器的研究与设计

F类射频功率放大器是一种新型高效率的放大器,理论效率可以达到100%,在移动通信领域有着广阔的发展前景。文章介绍了F类功率放大器的电路结构、工作原理,并对效率进行了分析;在L波段对电路进行了设计和试验,实测结果和仿真结果基本吻合,验证了研究结果的一致性。     

高速率、高摆幅的CMOS光接收机模拟前端电路设计

设计了一款传输速率为25 Gb/s的高输出摆幅CMOS光接收机模拟前端电路.该模拟前端电路包含跨阻放大器、限幅放大器、输出缓冲器以及单端转差分和直流偏移消除模块.其中,跨阻放大器设计中采用反馈增强技术降低输入阻抗,同时应用电感峰化技术消除输入端大电容的影响,从而降低了输入端极点的频率,提升了跨阻放大器的带宽.三级互补型...     

标准CMOS工艺的外层型人工视网膜芯片设计

针对外层型视网膜修复技术中芯片像素密度难以提高的问题,设计了一种具有更小尺寸及更高像素密度的视网膜芯片。芯片采用CHRT公司0.35μm标准CMOS工艺,选用双向驰张振荡器电路作为基本像元电路,在Cadence软件平台上进行了电路的调试及版图制作和后仿真。实验结果表明,像元电路能够随光电流大小变化输出幅值及频率可调的脉冲信号对视网膜神经细胞进行有效刺激,版图制作后仿真得到像元电路脉冲宽度为0.26 ms,频率为18~503 Hz,版图大小为65μm×65μm,初步设计的芯片大小为1.1 mm×1.1 mm。芯片各项参数均能满足生理学上对视网膜神经细胞进行有效刺激的要求,实验结果为芯片后续研究提供了良好的基础。     

高频低压Rail-to-Rail CMOS功率输出级

提出了一种结构简单的Rail-to-Rail CMOS输出级,采用0．25μm工艺,用SPECTRE对其进行了仿真：供电为3．3V单电源,在频率为10MHz时,其输出阻抗为0．8n,静态功耗为20mW;当输入正弦信号的频率为10MHz,峰一峰值为2．7V,所接负载为50n时,其输出失真小于-53dB;它可以工作在50MHz以上。     

低功耗CMOS两级运算放大器的设计与分析

在IC电路设计中,功耗问题越来越受到重视。因此提出一种工作在亚阈值电压范围内的低功耗CMOS两级运放的设计方法,并对电路的参数和性能做深入分析是很必要的。对电路进行仿真的结果显示,与传统的工作在饱和区的放大器电路相比,工作在压阈值条件下的电路功耗明显降低。     

一种宽频带大摆幅的三级CMOS功率放大器

设计了一种用于耳机驱动的CMOS功率放大器,该放大器采用0.35μm双层多晶硅工艺实现,驱动32Ω的电阻负载.该设计采用三级放大两级密勒补偿的电路结构,通过提高增益带宽来提高音频放大器的性能.仿真结果表明,该电路的开环直流增益为70dB,相位裕度达到86.6°,单位增益带宽为100MHz.输出级采用推挽式AB类结构,能有效地提高输出电压的摆幅,从而得到电路在低电源电压下的高驱动能力.结果表明,在3.3V电源电压下,电压输出摆幅为2.7V.     

2.9～10.6 GHz CMOS两级分布式放大器

研究应用于超宽带无线通信系统中的宽带分布式放大器设计方法. 采用电感替代传输线对晶体管寄生电容进行补偿的方法实现带宽拓展. 分布式放大器既能扩大其带宽,又能保持较低的噪声系数. 该设计采用TSMC公司的RF 0.18 μm CMOS工艺,电源电压为1.8 V,功耗为104 mW. 仿真结果表明提出的分布式放大器在2.9~10.6 GHz的频带内S₂₁保持(18.7±0.9)dB的平坦增益,噪声系数最小值N_F=1.80 dB.      

带共模反馈的CMOS折叠式高增益运算放大器

提出了一种单电源5V供电的带共模反馈的两级折叠式运算放大器结构.折叠式运算放大器的输入共模反馈结构使输出共模电平维持在2.5 V左右,增益可达到90 dB以上,相位裕度为45°,同时增益带宽为33 MHz.     

标准数字CMOS工艺正交压控振荡器设计

<正>交压控振荡器是高速链路中的一个关键部件.片上集成高质量品质的电感电容等无源器件是影响压控振荡器性能的关键因素.为了兼容传统的数字工艺,采用超深亚微米的数字CMOS工艺进行片上电感电容的集成,并基于此无源器件实现了基于电容耦合的正交压控振荡器,实现中心频率16.12GHz,频率调节范围为10%,1M频偏处的相位噪声为-112dBc,相位误差小于0.39°.     

采用CMOS E类放大器实现功率控制的方法

针对手持式无线通信产品对低成本、高效率收发机的需求,提出了一种将并联放大结构和放大器电源漏端调制相结合的功率控制方法。结合射频E类功率放大器的结构特点,采用CMOS工艺,达到了在大的输出功率范围内保持持续稳定高效率的目的。在设计中采用1/4波长传输线实现了大范围的功率联合与控制,而小范围的输出功率调节则通过改变E类功放的漏端电源电压完成。仿真结果表明:理想情况下当输出功率在140~700 mW范围内变化时,联合放大器的功率增加效率均可保持在41%以上,最高可以达到47.9%。     

5.8GHz CMOS全集成低噪声放大器设计

针对目前在LNA设计中存在需要在任意给定的功耗条件下噪声和输入阻抗同步匹配的问题,本文采用TSMC0.18μm RF工艺,通过利用共源共栅结构和功耗受限下噪声和阻抗同步匹配技术(PCSNIM),提出了一个可支持IEEE802.11a无线局域网(WLAN)标准的5.8GHz CMOS低噪声放大器,在中心频率处所提出的低噪放大器的噪声系数(NF)只有0.972dB。仿真结果表明:在1.8V供电电压下LNA的功耗为6.4mW,增益可达17.04dB,输入1dB压缩点(P1dB)约为-21.22dBm,同时具有良好的输入输出匹配特性。