软件锁相技术在模拟蜂窝移动通信系统中的应用

本文提出了实现软件锁相的一种方法，文中以模拟移动通信接收机中Ｍａｎｃｈｅｓｔｅｒ码转移成ＮＲＺ为例，阐述了用单片微机实现软件锁相、位同步提取、码元判决和码型变换的原理，介绍了软件锁相环参数设计方法，并给出实测结果。     

利用System View对锁相环频率合成器的仿真

介绍了动态系统分析设计软件System View的主要功能和特点,阐述了该软件应用于锁相频率合成器的仿真过程及仿真。结果表明,该软件对锁相环频率合成器能进行有效仿真,为设计者提供了一个很好的设计平台。     

一种结合高精度TDC的快速全数字锁相环

针对传统全数字锁相环锁相周期长、时间数字转换电路量化误差较大等问题,提出了一种在高分辨率时间数字转换器的基础上能够快速锁相的全数字锁相环.本设计提出的相调模块将量化的相位差还原成时间序列,并在状态机的控制下加入到重构信号中,从而能够在检测到相位差之后的最多两个输入参考时钟周期内使相位一次性对齐,锁相时间控制在0.72μs之内;设计的上升沿检测电路能够在重构与参考信号同频时,准确地检测两者上升沿是否同时到来并给出相应的使能信号,从而在锁相时关闭时间数字转换电路,大大降低了电路的功耗;优化了多时钟多相位的时间数字转换器粗量化的计算方法,提高了粗量化速度,增大了计数器位宽,扩大了测量范围,并且量化误差控制在0.25ns之内.最后完成了整体设计的RTL级建模及仿真,结果证明,该全数字锁相环具有锁相速度快、量化精度高、稳定性好、功耗低、输出频率便于调整等特点.     

超小型低相噪毫米波锁相源的研制

该文介绍了毫米波锁相源的研制情况，将毫米波锁相源分为毫米波组件、微波基准源和毫米波锁相环路３个模块为研制，采用一些最新的单片器件和一体化的毫米波组件来实现小型化，同时采用宽带锁相环、低噪声锁相环以及合理的方案设计来实现低相位噪声，使得研制的毫米波相源具有小型化、模块化、低相位噪声等特点，可广泛用于各种雷达、通讯、测试等设备中。     

增强型锁相环的启动优化和相频解耦改进算法

锁相环结构中相位和频率紧密耦合,在电网处于干扰或短时故障工况下,同步频率的波动直接影响锁相的性能。基于假线性增强型锁相环(pseudolinear enhanced phase-locked loop, PL-EPLL),提出了一种适时解除相位和频率耦合的改进算法。该算法能够在设计锁频范围内,增强频率同步的稳定性和抗干扰能力,提高锁相的动态性能。另外,针对PL-EPLL具有两个相位锁定状态的特点,在算法实施上采用一种同步相位初始值优化设置,在初始相位差较大的情况下能够有效提高锁相算法的启动速度。最后,通过仿真和实验验证了改进算法的有效性。     

基于正过零鉴相的全数字锁相环的研究

介绍了数字锁相的主要方法,对正过零鉴相TMS320LF2407的全数字锁相环进行了数学建模,得到了简化模型.其模型对数字锁相环的参数设计有着非常重要的指导意义.仿真结果证明了该数字锁相环模型的可行性、稳定性与快速性.为提高数字锁相环的准确性,给出了处理量化误差的方法.     

基于TC9181的数字锁相频率合成器的设计

文章介绍了锁相环路频率合成器的基本原理,分析了集成锁相环芯片TC9181的工作特性,给出了基于集成锁相环芯片TC9181的“吞除脉冲”式串行数字锁相频率合成器设计方法,为高频频率合成器的设计提供了一个较好的思路。     

基于小数分频锁相技术的S频段信号源设计

基于小数分频锁相技术,采用片内集成VCO的锁相芯片ADF4350,设计了一种应用于射频收发机本振部分的S频段频率合成器。通过单片机的逻辑控制,该信号源可实现137.5~4 400MHz频率范围内任意步进频点的合成。实测结果表明,该S频段小数分频锁相环频率合成器具有优良的相位噪声和杂散抑制,以及较高频率分辨率。     

一种高性能双锁相环的设计

锁相频率合成是间接频率合成的一种,它是一个基于相位比较的负反馈控制系统。但是,由于传统锁相环中只有1个VCO,而普通的VCO不具有跨倍频程的变频范围,这使得只有一个VCO的PLL输出频率范围受到限制。本文给出了一种高性能双锁相环系统的设计。可输出宽频段、低相噪的本振信号。结果表明,这个电路不仅满足了指标要求,还符合批量生产的要求。为其他人进一步研究类似锁相环提供了不错的经验和参考。     

数字式双模锁相频率合成器的设计

介绍了一种数字式双模锁相环频率合成器的设计方法。该方法采用大规模集成锁相频率合成器芯片145152-2,高速双模分频器芯片MC12022,集成压控振荡器MC1648,集成运放OP07构成锁相式频率合成器电路,该电路具有结构简单,成本低,频率分辨率较高,频率范围宽,输出信号频谱纯净,可智能控制的特点。     

A PLL Clock Frequency Multiplier Using Dynamic Current Matching Adaptive Charge-Pump and VCO Frequency Reuse

A 3.5 times PLL clock frequency multiplier for low voltage different signal （LVDS） driver is presented. A novel adaptive charge pump can automatically switch the loop bandwidth and a voltage-controlled oscillator （VCO） is designed with the aid of frequency ranges reuse technology. The circuit is implemented using 1st Silicon 0.25 μm mixed-signal complementary metal-oxide-semiconductor （CMOS） process. Simulation results show that the PLL clock frequency multiplier has very low phase noise and very short capture time .     

基于AD9858的DDS＋PLL频率合成器

基于锁相频率合成技术（PLL）和直接数字频率合成技术（DDS）各有其优缺点,文章将两者结合,提出设计方案,并给出了主要的硬件电路设计,以产生符合预期要求的雷达信号。设计以AD9858为核心器件,输出DDS频率信号,为PLL提供参考输入信号。PLL中的鉴相器采用ADF4107,同时利用FPGA对两者进行方便的控制,可以获得较快的频率转换时间,相位噪声为-90dBc/Hz且杂散优于-70dBc的雷达信号。最终得到一个综合指标较高的系统。     

数字式程控信号源

运用数字波形合成技术的基本原理，结合单片机技术设计了一种函数信号发生器。作者采用了一种巧妙的方法调整脉冲波占空比，采用状态法和数字仪表流行的逐位置数法进行软件设计。     

多环锁相频率合成器的设计

本文设计了一种多环锁相频率合成器。多环锁相环路有直接数字频率合成（DDs）环路和锁相频率合成环路（PLL）组成。充分利用两个不同环路的优点．既保证了高的输出频率,又得到了较高的频率分辨率。     

基于一种数字滤波系统的硬件设计与研究

论述了数字滤波系统的基本原理，设计了其基本硬件系统，用TMS32025作为中央处理芯片的数字信号处理系统，提出了系统框图和总体设想，对TMS320C25工作时序作仔细分析后，设计了一个基本系统，在软件方面人出了各单元电路的调节步骤及系统的自检程序。     

Verilog HDL modeling and design of 10Gb/s SerDes full rate CDR in 65nm CMOS

Phase locked loop （PLL） is a typical analog-digital mixed signal circuit and a method of conducting a top level system verification including PLL with standard digital simulator becomes especially significant. The behavioral level model （BLM） of the PLL in Verilog-HDL for pure digital simulator is innovated in this paper, and the design of PLL based clock and data recovery （CDR） circuit aided with jitter attenuation PLL for SerDes application is also presented. The CDR employs a dual-loop architecture where a frequency-locked loop acts as an acquisition aid to the phase-locked loop. To simultaneously meet jitter tolerance and jitter transfer specifications defined in G. 8251 of optical transport network （ ITU-T OTN） , an additional jitter attenuation PLL is used. Simulation results show that the peak-to-peak jitter of the recovered clock and data is 5.17ps and 2.3ps respectively. The core of the whole chip consumes 72mA current from a 1.0V supply.     

基于多卫星伽利略E1频段中频信号的生成方法

为了模拟二进制偏移载波BOC(1,1)调制下的多卫星伽利略信号,提出了一种伽利略E1频段数字中频信号的生成方法.其中,通过模块化和图形化设计,逐层细化而拟合伽利略信号所需步骤,包括扩频码的产生、BOC调制的实现以及导航信息、载波和可调噪声源的叠加,并通过信号的自相关及其捕获等处理.结果表明,所生成的信号具有伽利略E1频段BOC(1,1)调制的信号特征,其信噪比和多普勒频移可调,可用于软件接收机的信号处理解算.     

数字存贮示波器与IBM－PC机联机扩展为自动频谱分析系统

数字存贮示坡器与ＩＢＭ－ＰＣ机联机通讯后，信号波形数据存在计算机磁盘中。本文介绍数字信号处理的方法以及快速付里叶变换程序的设计，从而获得信号的幅频特性以及相应的功率谱，实现了整个联机系统的自动频谱分析功能。     

光ATM交换系统与SDH传输网的线路接口

研究了基于自由空间光交换技术的宽带光ＡＴＭ交换系统,该系统与ＳＤＨ传输网的线路接口对６２２Ｍｂｉｔ／ｓ的高速信号进行处理,完成多种功能．对该接口功能进行了分析,解决了同步时钟恢复和信头处理问题．     

应用于力促动器的高精度力采集系统设计

对力信号的高精度采集是实现力促动器系统精确控制的前提。设计了高精度力传感器信号采集系统,包括力采集模块、DSP处理模块和上位机软件。力采集模块在对力传感器信号调理后采用ADS1259芯片实现了模数转换过程;DSP处理模块读取ADC输出的数字信号并与上位机通信;上位机软件使用Python设计,实现了对数字信号的处理与显示。经过测试,该系统采集误差小于0.1 m V,采集数据波动小于20μV,可以为力促动器系统的闭环控制提供依据。