高阶有源锁相环路滤波器的设计与仿真

基于频率响应的设计方法,本文对四阶电荷泵锁相环滤波器进行了设计和仿真,利用时间常数与滤波器组件的关系,推导和分析了环路滤波器的传递函数,并在Matlab环境下仿真得到了理想的相位裕度和环路带宽.实验表明,该高阶有源锁相环路滤波器可以在保证相同的鉴相杂散抑制的同时,可允许更宽的环路带宽和更高的鉴相频率,从而改善了锁相环的带内相位噪声性能.     

一种高性能电荷泵锁相环电路的设计与实现

设计了一种电荷泵锁相环电路.采用2/3分频电路、时序鉴相器、差分输入-单端输出结构的电荷泵和多级环形压控振荡器结构,外接PLL环路滤波器,利用SMIC 0.18μm CMOS工艺设计.Hspice仿真测试结果表明,实现的PLL可作为可编程倍频器,可调节范围宽,当锁相环锁住之后,控制电压几乎不变.所设计的PLL满足要求,可应用于频率合成器.     

基于锁相环的滞后超前环路滤波器的设计与仿真

为了改善锁相环电路的稳定性以及其相位噪声性能,基于对锁相环路传输特性的分析,提出并实现了一种新的高阶滞后超前环路滤波器的设计方法.该电路适用于高速锁相环及时钟数据恢复电路.通过调节环路滤波器元件的参数,可以满足不同的电路要求.对环路滤波器版图数据进行了PSPICE模拟,其结果表明,锁相环电路的相位裕量在40°~50°范围内时,电路的锁相时间、输出波形的形式都能够达到最优的状态.     

电荷泵锁相环电路设计及其性能

锁相技术广泛应用于通信中的各个领域.在分析电荷泵锁相环电路非理想效应的基础上,对鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LPF)、压控振荡器(VCO)、分频器模块(FDM)进行了优化设计.在进行系统级设计时,建立了相应的行为模型,通过Simulink仿真验证,整个系统基于CMOS工艺实现,符合设计要求,性能优良.     

高阶电荷泵锁相环稳定性分析新方法

本文主要研究了电荷泵锁相环(CPPLL)的稳定性。针对传统分析方法中的不足,提出了一种根据开环伯德图进行仿真,得到环路稳定极限的方法。应用此方法不需要知道环路滤波器的元件值,只需要知道传递函数零极点的位置,代入Simulink模型中,通过多次仿真确定参考频率与环路带宽比值的稳定极限。     

一种高性能4阶电荷泵锁相环的设计

文章设计了一款完全集成的高性能4阶电荷泵锁相环.根据系统性能要求,该锁相环的环路滤波器选用3阶无源低通滤波,其他模块在典型结构的基础上采取了改进措施以获得高性能.首先,利用MATLAB进行系统建模,获得锁定时间和环路参数;然后给出了关键电路的结构以及前、后仿真的结果.在SMIC0.35μm 2P3M CMOS工艺条件下,该锁相环的正常工作范围为60～640 MHz,400 MHz时周期到周期抖动为96 ps,面积为0.38 mm2.内嵌本电路的一种DAC芯片已交付数据,成功参加MPW项目流片.     

中频电源用单向电荷泵锁相环

研制了一种适用于中频电源逆变控制电路的锁相环.该锁相环无环路滤波器结构,采用单向电荷泵直接控制压控振荡器的方法,在满足中频电源逆变控制电路对相差和抗干扰能力要求的前提下,大幅提高了频率捕获速度.     

数字锁相环在倍频电路中的应用

文章简述了锁相环的发展和组成,重点介绍了数字锁相环PE3236的内部组成,并分析了利用PE3236、二分频器、四分频器以及环路滤波器、压控振荡器组成的倍频电路,并且对环路滤波器和环路特性作了简要说明,从而给出了一种实现了频率合成的更加优化的方法。     

锁相环中无源环路滤波器的设计与仿真

锁相环(PLL)的基本频率特性主要是由环路滤波器决定的.为了节省锁相环的设计仿真时间,提高设计效率,提出一种基于ADS仿真平台的环路滤波器系统级设计与仿真方法.分析RC无源滤波器截止频率与锁相速度之间的关系;引入滞后超前滤波器结构,提高PLL的稳定性,还分析滞后超前滤波器的幅度-频率特性,以及影响相位返回量的因素,并基...     

基于Simplorer的锁相环电路建模与仿真分析

提出了一种基于Simplorer7.0实现锁相环电路的仿真分析方法,通过对锁相环电路进行数学分析,采用VHDL-AMS语言对鉴相器、环路滤波器、压控振荡器等进行行为级建模,在此基础上,架构了锁相环模型,并对其进行分析.从仿真结果可以得出,利用VHDL-AMS对模型行为级建模,具有概念清晰、仿真简捷、高效.     

高性能电荷泵的锁相环电路

为满足锁相环电路高稳定性、低功耗的要求,提高其整体性能,通过对普通型电荷泵锁相环电路模块的改进,设计了一种高性能差分型电荷泵锁相环。该电路包括鉴频鉴相器、分频器、差分电荷泵和压控振荡器的电路结构。仿真结果表明：该差分型电荷泵锁相环的锁定时间为10μs、频率抖动为0.0002MHz、周期抖动为2 ps,与普通型电荷泵锁相环相比,可达到快锁低抖的目的。     

Δ-Σ频率合成器带外量化噪声抑制技术

基于对电荷泵电流不匹配引起的高阶Δ-Σ调制器（DSM）量化噪声建模,提出一种改进型小数分频频率合成器（Frac-N）模型,即：在传统小数分频频率合成器的反馈支路上嵌入一个不含分频器的宽频带锁相环（PLL）构成的噪声滤除器（NF）。另外,为了减小鉴频鉴相器（PFD）输入端相位误差,设计了一个线性度能达到89%的电荷泵。该频率合成器采用0.18μm CMOS电路实现,仿真结果表明采用该噪声滤除技术可以对高阶DSM产生的带外量化噪声进行有效抑制。     

基于第3代电流传送器的电流模式有源滤波器的设计

 设计了一种有源滤波网络,提出了一种基于第3代电流传送器(Third-Generation Current Conveyor,CCⅢ)的电流模式二阶滤波器的系统设计方法,导出了该系统的设计公式,其电路由1个CCⅢ+和4个无源元件构成,可实现二阶低通、高通、带通滤波功能.各滤波电路具有很低的无源灵敏度和有源灵敏度,端口网络电路简单,电路结构固定,通过级联易生成高阶滤波电路.用PSPICE对电路进行了仿真,仿真结果表明,设计理论正确,设计方法可行.     

A PLL Clock Frequency Multiplier Using Dynamic Current Matching Adaptive Charge-Pump and VCO Frequency Reuse

A 3.5 times PLL clock frequency multiplier for low voltage different signal （LVDS） driver is presented. A novel adaptive charge pump can automatically switch the loop bandwidth and a voltage-controlled oscillator （VCO） is designed with the aid of frequency ranges reuse technology. The circuit is implemented using 1st Silicon 0.25 μm mixed-signal complementary metal-oxide-semiconductor （CMOS） process. Simulation results show that the PLL clock frequency multiplier has very low phase noise and very short capture time .     

锁相环高性能电荷泵电路的设计

设计了一种新型电荷泵电路,该电路采用了差分反相器,可工作在2 V的低电压下,具有速度快、波形平滑、结构简单、功耗低等特点.HSpice仿真结果显示,电荷泵的工作频率为10 MHz时,功耗仅为0.1 mW,输出信号的电压范围宽(0~2 V).该电路可广泛应用于差分低功耗锁相环电路中.     

一种可用于高性能锁相环的CMOS电荷泵

文章提出了一种可用于高性能锁相环的CMOS电荷泵,电路采用电流舵技术来缩短切换时间,通过降低差分对管栅电压的变化速率,显著地减小了毛刺,使输出电流波形更平滑、输出电压谐波分量更低,该电路同时还消除了死区现象;最后用CMOS电荷泵与一种典型电荷泵作仿真结果对比,突出了CMOS电路的优点。     

90nm CMOS工艺高速锁相环设计与优化

基于TSMC90nm CMOS工艺设计了一款高速锁相环.为优化锁相环整体的相位噪声及参考杂散性能,分析了差分电荷泵和LC压控振荡器的相位噪声,并且讨论了多模分频器的设计方法.高速锁相环的整体芯片版图面积为490μm×990μm.测试结果表明,在频偏1MHz处的相位噪声为-90dBc,参考杂散为-56.797dBc.      

通信系统中差分型电荷泵锁相环

高性能的锁相环芯片,是当今通信领域研究的一个重点.通过改进普通型电荷泵锁相环电路模块,设计出一种带有共源共栅电流源的差分型电荷泵锁相环,使之有效地控制时钟馈通、电流不匹配、电荷注入和电荷共享等非理想效应,保证电荷泵的充放电速度更快、抖动更低.仿真结果表明,该设计实现了快锁低抖特性.