基于FPGA的IP仿真验证平台

IP（集成电路知识产权芯核）的仿真和硬件验证是IP开发中不可缺少的环节．文中基于FPGA（现场可编程门阵列）开发了一个IP仿真验证平台,并使用PCI（外部设备互连）总线来测试IP．用户只要将自已设计的IP插入所开发的仿真验证平台,就可以方便地对IP进行测试．文中还对所设计的平台进行了软件仿真,以验证其功能,并在载有Xilinx Spartan-3 600E FPGA的PCI插卡上进行上板调试．结果表明,所建立的基于FPGA的IP仿真验证平台可以对IP进行有效的仿真和验证,并具有良好的稳定性和实用价值．     

基于FPGA的8E1时隙交换的数字交叉IP核的实现

提出了一种基于现场可编程门阵列(FPGA)的数字交叉IP核的设计方法。整个设计使用自顶而下的方式,采用Verilog HDL进行描述,并给出了硬件的实现。仿真结果表明,该交叉IP核可以实现256×256无阻塞交叉矩阵。此法简单、高效,非常适合中小规模的交叉矩阵实现。     

JPEG-LS图像无损压缩的IP固核设计

基于Spartan 3S500E实现了JPEG-LS的图像无损压缩标准IP核,首先对全局时钟进行了优化,保证编码器同步工作,进一步采用先进先出的缓冲技术设计了图像输入数据流水线,保证了编码的实时性;整体设计采用自顶向下的层次式设计方法,由VHDL和Verilog语言混合编写设计文件,最终形成了高效的IP核。与其他同类IP核相比占有更少的硬件资源。     

基于FPGA的快速浮点除法器IP核的实现

利用Altera的Quartus II软件开发平台在FPGA上实现了快速浮点除法器IP核的设计.该IP核的算法采用存储运算过程中的一些乘积项,有效地减少了除法运算过程中的移位操作,提高了浮点除法的运算速度及算法的效率.同时,基于FPGA的浮点除法器IP核具有很好的可移植性和复用性,适合应用到各种嵌入式和通用处理器中,从而提高复杂数字系统的设计效率,具有广泛的推广应用价值.     

基于FPGA的8E1时隙交换的数字交叉IP核的实现

提出了一种基于现场可编程门阵列（FPGA）的数字交叉IP核的设计方法。整个设计使用自顶而下的方 式,VerilogHDL进行描述,并给出了硬件的实现。仿真结果表明：该交叉IP核可以实现256×256无阻塞交 叉矩阵。此法简单,高效,非常适合中小规模的交叉矩阵实现。     

基于SOPC架构的贪吃蛇游戏研究与设计实现

本文以Xilinx公司SPART3E-XC3S200器件为开发平台，在讨论SOPC技术的基础上，介绍了32位Microblaze软内核的体系结构，详细描述了SOPC方式进行贫吃蛇游戏设计实现的系统硬件电路设计，给出了系统硬件平台结构及C程序流程圈，实现了贫吃蛇游戏设计。     

低功耗H.264Baseline解石码IP核设计

采用环形码流缓冲结构、首l检测方法和优先级非均匀分割技术,设计一款低功耗H.264 Baseline视频解码IP核,并对该IP核进行了软件仿真和现场可编程门阵列(FPGA)验证.结果表明,该IP核的功耗为918 μW,降低了44%,H.264/AVC Baseline QCIF解码速度达到30帧·s-1,可满足实时...     

基于IP协议的FPGA万兆可靠互联通信设计与实现

近年来, 云计算和大数据处理迅猛发展, 现场可编程门阵列(field programmable gate array, FPGA)由于拥有独特的并行处理能力, 已在大数据处理中得到广泛应用. 而通信网络的好坏会直接影响大数据处理的性能, 基于此提出一种基于IP协议的FPGA万兆可靠保序互联通信系统, 基于三指针环形缓冲池以及并行序号管理实现线速万兆数据通信, 利用硬件超时重传机制实现可靠数据通信. 该系统与用户接口采用先进先出(first in first out, FIFO)队列方式, 接口简单; 采用IP协议进行通信, 使得通信协议开销较小, 具有良好的系统扩展性; 实际传输速率可达9.33 Gbit/s.     

基于现场可编程门阵列的高速光纤通信的实现

介绍了一种在现场可编程门阵列（Field Programmable Gate Array，FPGA）平台上实现光纤通讯的方法．利用Xilinx的EDK（Embedded Development Kit）开发包和Virtex-ⅡPro内部包含的Power PC硬核搭建起内部系统，然后利用Aurora IP核、高速串行收发器Rocket IO和SFP光模块实现高速串行光纤通信，并通过OPB-PCI桥实现系统和主机之间的数据传送．结果表明，这种实现方法简单、快捷、可靠，并且可以方便地实现数据的片上处理，具有很强的灵活性和可扩展能力，作为高速通信和数据处理的片上系统平台有良好的应用前景．     

基于FPGA的除法器算法研究

介绍了实现除法器的恢复余数法、不恢复余数法、倒数除法以及牛顿迭代方法,并针对牛顿迭代方法的缺点,介绍了一种优化算法,此优化算法可以在满足很高精度的前提下,具有很快的收敛速度。最后,基于现场可编程门阵列(FPGA)对各种算法进行了比较。     

基于 IP 核的嵌入式8051 VHDL设计及FPGA实现

通过IP核的重用和外围电路的VHDL设计，采用高层综合的方法设计出与MCS－51系列微处理器指令集完全兼容的8位嵌入式微处理器芯片并经过FPGA验证获得了满意的效果。该芯片的设计对于各川嵌入式系统（ES）和片上系统（SOC）的应用具有重要意义。     

基于FPGA的视频转换器的设计及其IP核实现

视频格式转换是视频图像处理领域中的研究热点.针对某航空研究所的实际需要,基于FPGA技术设计开发了一套通用视频转换器.该转换器可将PAL制模拟视频信号转换为XGA格式的LVDS信号.在Quartus II 9.0开发环境中,运用硬件描述语言Verilog HDL实现各个子模块功能,并将去隔行和帧频提升两个功能模块设计成IP核的形式.通过仿真和实验验证,系统达到了设计要求,实现了在复杂电磁环境下视频图像的实时、高质量传输.     

电子技术综合型实验中的一些基本要领

对电子技术综合型实验的一般过程进行了探讨。文中所列的基本要点，对解决一部分学生在进行综合型实验时感到“摸不到门路，无从下手”的问题有所帮助。     

基于IP的宽带主干网技术分析

综述了IP over ATM、IP over SDH和IP over WDM三种宽带主干网技术,并系统分析比较了各种技术的优缺点及相互区别与联系,探讨了未来宽带主干网技术的发展趋势,得出了明确结论,为进一步研究IP技术提供了技术基础并开辟了新的思路。     

基于可编程逻辑器件的二维卷积器IP设计

提出了一种图像处理用二维卷积器的IP设计．该卷积器的设计基于将一帧完整的图像分解为多个相互重叠的垂直窄带，而将每个垂直带视为一幅完整图像进行处理，因此大大减少了系统所用移位寄存器的数目，但系统的性能下降较少．用Verilog HDL语言描述了整个系统的设计，并在Xilinx公司的ISE4．1集成开发环境下进行了仿真和逻辑综合，给出了实现的结果．     

基于卷积算法的离散小波变换IP核设计

该文设计了一种实现多级二维实数小波变换的集成电路IP核，可用于JPEG2000编码器中．采取易于硬件实现的卷积算法，详细分析了该IP核的各个模块和时序，经过EDA软件仿真和综合，并在自行设计的一块FPGA的PCI开发板上进行了验证和性能分析．     

基于VHDL的高可靠性RAM的IP核设计

设计一个采用扩展Hamming码来纠错的高可靠性RAM的IP核。提出一种充分利用厂商提供的,经过特殊优化的基本宏功能模块来设计RAM的IP核的方案。试验结果证明,该RAMIP核满足设计要求,可以正确的配合CPU执行指令,具备应用价值。     

基于FPGA的ARINC429总线IP核的设计与实现

为使计算机与ARINC429总线设备之间的数据通信更加方便,同时最大可能地降低设计成本.设计了ARINC429总线协议IP核,协议处理模块功能可以由可编程逻辑器件FPGA通过逻辑设计来实现,从而将总线的协议处理模块均集成于FPGA芯片上.在开发总线协议IP核时采用功能模块化方法,将逻辑设计划分为数据协议处理模块、缓冲模块、定时模块等部分.最后通过仿真验证,结果表明429总线协议IP核能够实现多通道数据的收发,逻辑设计符合ARINC429总线的数据传输要求,且满足特定场合的应用.     

电子实验基础教学改革探讨

随着电子技术的快速发展,培养学生的动手能力、创新能力、工程实践能力越发显得重要.传统的实验体系结构、实验方法、实验手段等方面存在问题有待改进.为此,通过对电子实验基础课程体系结构的改革,在培养学生的创新能力、工程实践能力等方面取得了良好效果.     

二维网格互连通信的IP核研究以及实现

该文首先提出二维网格互连通信的路由算法——DRUL（Down Right Up Left）,并证明该算法是免死锁的.接着提出二维网格互连通信的实现协议,利用硬件描述语言Verilog HDL在FPGA上实现了该算法以及通信协议.逻辑仿真以及理论分析表明该IP 核适合二维网格通信.