面向LTE基站的SoC平台软件

从第一代模拟无线网络、第二代GSM通信网络、第三代3G通信网络到目前商用的4G LTE通信网络,直至正在研究的5G通信网络,移动通信技术的发展异常迅猛.从GSM 的TCH9.6Kbps、GPRS的171Kbps、WCDMA及TDSCDMA的384Kbps、HSDPA的14.4Mbps到目前LTE的下行100Mbps,数据的传输速率也越来越快.     

面向高数据并行架构的原位FFT算法

数字信号处理器的内存较小,而且数字信号处理领域的应用往往是数据密集型,这要求在设计数字信号处理应用算法时既要考虑时间复杂度又要兼顾算法的空间复杂度.为此提出了一种原位的逆序算法;针对数字信号处理器比较高的内存访问并行度,设计了部分逆序的原位高效FFT算法;并在魂芯DSP平台上实现了该算法框架.实验表明,与非原位FFT算法相比,该原位算法的空间复杂度大幅降低而时间效率的损失在可接受范围之内.     

基于多核架构适用于LTE标准的FFT算法研究与实现

基于多核架构提出了一种适用于长期演进技术(LTE)下行链路128～2048/1536点快速傅里叶变换(FFT)计算的算法,并进行了仿真.利用多核结构将FFT算法进行并行划分,采用流水线并行和数据并行的结构,减少运行时间.同时将该算法基于一块使用TSMC 65nm工艺制成的多核芯片上实现,在750MHz的工作频率下,计算128～2048/1536点FFT的芯片实测功耗为282～366mW,能量效率为每点35.4～84.33nJ.与其他设计相比,运行速度最多能提高近6倍,计算大点数FFT时,能量效率可提高约20%.     

局部流水FFT处理器设计

讨论局部流水FFT处理器中的两个主要模块:蝶形运算流水线和地址产生器的设计.基于对基2蝶形单元的"深"反馈,提出一种称之为R2SD2 F(radix-2single"deep"delay feedback,基2单路深度延时反馈)的流水线结构.该流水线中的蝶形处理单元仅由两个复数加法器组成,可以工作在基4/基2/直通三种模式下,因此由两个如此蝶形处理单元组成的R2SD2F流水线可以在一次循环中选择完成基16/基8/基4/基2运算.在完成长为N(假定N为4的整数次幂)点的DFT运算时,该流水线所需的主要硬件有log4N-1个复数乘法器和2log4N个复数加法器.作为一个整体,给出局部流水FFT处理器中的地址产生方法和旋转因子存取结构.     

用BorlandC 设计FFT类

对傅立叶变换的发展、意义及其数学模型作了简单概述，在此基础上，根据课题的需要提出了FFT类（即快速傅立叶变换类）并且进行了FFT类框架分析，然后在BorlandC＋＋环境下设计FFT类及其成员函数，并通过实冽说明如何使用FFT类。     

现代雷达中的高速FFT设计

针对FFT专用处理器无法满足现代雷达高速实时信号处理的要求,提出了四种高速FFT的设计方案。方案在分析比较各种FFT算法的基础上,兼顾速度、资源和复杂度三个方面,选用基4算法,利用CORDIC算法产生旋转因子,点数和字长均可灵活配置,工程可实现性强。设计方案的性能分析和硬件实现验证了设计方案的有效性,适应现代雷达的不同处理要求。     

素数因子算法的FFT处理器的设计

为满足FFT运算速度的要求,提出了一种易于FPGA实现的素数因子算法FFT处理器的硬件结构。其中数据存储采用了乒乓RAM结构来实现,可以扩大吞吐量;数据缓存使用FIFO来实现,可以减少一半存储空间的使用;运算模块使用素数因子算法结合流水线结构,在一定延迟后可以连续输出结果;增加地址排序映射可以实现数据正序输入输出。     

一种适用于3GPP LTE下行链路的低复杂度信道估计算法

本文研究了LTE(Long Term Evolution)系统下行链路的信道估计算法。基于LTE通信协议中参考信号的设计,提出了一种新的信道估计算法。该算法引入ACM（Adaptive Channel Manager,自适应控制器）和噪声抑制滤波器,将ACM的输出与预先设定的门限比较,若输出高于此门限则使用噪声抑制滤波器进行滤波。仿真结果表明,本文提出的算法相对于LTE信道估计算法在增加很少计算复杂度的情况下,获得了性能改善。     

OFDM系统中FFT处理器的版图设计

用Astro工具设计FFT处理器版图流程.在设计FFT处理器版图过程中,采用新的电源网络设计方法进行电源/地Pad数量、电源环和电源条设计,采用布线前设定高层跳线方式和布线后插入保护二极管方式消除天线效应,通过整个版图设计过程防止串扰效应实现串扰不超过设定的阈值,并对布局阻塞违规和布线违规提出解决办法.实现了满足时序和制造工艺要求的FFT处理器版图,达到项目设定的各项性能指标要求.     

LTE对跨层设计的要求

考虑到LTE系统的特性,该文主要探讨跨层设计的背景、跨层设计必要性、各层对跨层设计的基本要求,一般原则和方法.并归纳出了该领域亟需深入研究的理论和关键技术.     

利用DSP Builder设计定点FFT处理器

分析了FFT算法的原理,并利用DSP Builder建立了输入为8点基-2 FFT算法的基本模型,在Simulink和QuartusⅡ中分别进行了仿真,并将仿真结果与Matlab仿真值进行了比较,实现了8点实序列FFT算法.基于DSP Builder的FFT算法设计简单,可以重复使用,大大提高了设计效率.     

IIR数字低通滤波器及其接口设计、FFT设计

本文提出了在TP801单板机上实现数字信号处理的接口电路设计方案、包括输入接口及输出接口电路。输入接口电路由低通滤波器,采样保持电路(S/H),A/D转换、DMA电路及逻辑控制电路部分组成,输出接口包括3路16位D/A及电子偏移电路,而16位D/A用2片8位D/A组成。用OUT(C)、r指令完成16位输出。全部电路均已通过了调式。数字滤波器是近几年来迅速发展起来的一门新技术和学科,它广泛用于地震探测、雷达、通讯、声纳、语言分析和合成,生物医药等很多方面。实现数字滤波器既可以用软件,又可以用硬件。作者提出了用Z80汇编语言实现IIR数字低通滤波器的程序设计方案,并给出了程序清单。IIR数字滤波器程序、DMA传送数据程序及显示程序均已通过了调试。本系统采用FFT运算,分析实验数据,对512个点整个系统操作一次,即从数据采集到频谱显示需8秒左右。     

利用DSP Builder设计定点FFT处理器

分析了FFT算法的原理,并利用DSP Builder建立了输入为8点基-2 FFT算法的基本模型,在Simulink和QuartusⅡ中分别进行了仿真,并将仿真结果与Matlab仿真值进行了比较,实现了8点实序列FFT算法.基于DSP Builder的FFT算法设计简单,可以重复使用,大大提高了设计效率.     

面向自动驾驶的驾驶环境视觉感知复杂度量化评估方法

为优选自动驾驶汽车开放测试、示范道路并支撑其驾驶环境的优化,提出面向自动驾驶的驾驶环境视觉感知复杂度量化评估方法。以百度街景地图作为驾驶环境数据源,运用脚本文件以及截图工具PicPick搭建自动化街景图像数据提取平台,并在不同区域、不同道路等级下采集上海市50条典型道路的驾驶环境数据;从行人、交通标志、交通标线、红绿灯、车辆5方面出发,构建驾驶环境要素感知平台,并开展感知精度的量化评估;在单要素感知准确率的基础上,采用熵权法确定多维感知要素权重,计算各道路综合感知准确率,并应用轮廓系数法与K-means++聚类算法进行视觉感知复杂度分级。结果表明,上海市典型道路的驾驶环境视觉感知复杂度分为三级,大部分道路的视觉感知复杂度属于2级;对比不同等级道路发现,支路的视觉感知复杂度总体上低于主干路。     

低复杂度多功能自适应数字频率计设计

利用高速运放和比较器实现输入弱小信号的放大及整形,采用FPGA完成对输入信号的精确频率测量.测量范围为1Hz~100MHz,内部分成5个量程,可根据输入信号频率不同自动进行量程切换,并支持对方波的占空比及双通道同源方波时间间隔测量等功能.FPGA测量结果经MCS-51单片机处理后送至LCD完成显示,测量相对误差不大于10-4,可用于各类低成本数字测量仪器研发.     

基于ASIC的128点FFT处理器的设计

所研究的芯片是128点定点FFT处理器,该处理器主要应用于超宽带无线通信系统.采用一种适合于128点快速傅里叶变换(FFT)的混合基-22/2的按频率抽取算法,并在此基础上设计一种并行运算与流水线结构相结合的硬件系统.详细描述了系统状态机的设计,最终实现了一个满足时序和设计工艺要求,达到了以下指标:工作频率66 MHz,芯片面积3.54 mm2,功耗为71.6 mW的高性能的FFT的IP处理器核.     

基于FPGA的FFT处理器的研究与设计

提出了一种基于FPGA的64点定点快速傅立叶变换(FFT)的实现方案,并采用EP2C70型号的FPGA实现了处理器.该处理器采用按时间抽取的基 2算法和6级流水线结构,每级将乘法器的旋转因子输入端固定为常数而不是作为变量从ROM中读取,流水寄存中间数据结果.采用Verilog语言在RTL级上进行了编程实现,并进行了逻辑综合、时序仿真和硬件测试.硬件测试结果与Matlab计算结果吻合得较好,证明了方案设计和程序的正确性.该处理器具有运算速度快、精度高等优点,适合于高速信号处理的应用场合.     

全流水FFT处理器的VLSI设计与实现

提出了一种适用于OFDM系统的快速全流水FFT处理器结构.考虑时域抽取(DIT)和频域抽取(DIF)算法的有限字长效应,采用DIF算法.首先对FFT碟形变换的复乘法进行简化,然后提出相应的流水线碟形处理单元(BPE),最后采用0.13μm1.08 V CMOS工艺实现了64点基2 DIF FFT处理器.综合结果显示,该处理器能够工作在200 MHz,面积和功耗分别为2.9 mm2和15 mW.提出的全流水FFT处理器能够广泛应用于WALN、DVB-T、ADSL以及其它基于OFDM的多载波系统.     

一种应用于DC-OFDM系统的FFT处理器设计

设计了一种应用于双载波正交频分复用(DC-OFDM)无线通信系统的高速、低功耗快速傅里叶变换(FFT)处理器.为降低传统并行架构带来的硬件实现开销,提出了一种新型的结合FFT分解的多路并行架构,有效减少了实现所需的乘法器和加法器数目,在提高处理器数据吞吐率的同时,进行了芯片面积的优化.另外,采用提出的处理单元实现不同的基运算,并对基-2、基-22、基-23、基-24不同架构下的定点FFT运算所需的硬件开销进行定量分析,以选择最优的基结构.最后,介绍了旋转因子乘法器的设计.设计实现的128点FFT处理器采用SMIC 0.13μm CMOS工艺,芯片面积为1.44 mm2,最大数据吞吐率达到1GS/s,在典型工作频率500MS/s下的功耗为39.5mW.与现有其他128点FFT处理器相比,减小了面积,节约了功耗.