高清晰度电视（HDTV）视频解码芯片设计

本介绍高清晰度电视的视频解码芯片的设计。包括ＨＤＴＶ的ＭＰＥＧ２ＭＰ＠ＨＬ视频解码系统与并行流水结构、变长码解码、逆量化过程、逆扫描排序、逆数字余弦变换、运动补偿等设计。同时本还介绍基于ＶＥＲ－ＩＬＯＧ ＨＤＬ语言的芯片设计与模拟仿真。     

MPEG-2运动补偿的VLSI设计

基于ＭＰＥＧ－２解码中运动补偿的控制复杂、数据吞吐量大，实现较困难，提出了一种适合于ＭＰＥＧ－２ＭＰ＠ＭＬ的运动补偿硬件实现方案，解决了时序分配，输入输出控制等较难处理的问题。文中的方案已经采用ＶＨＤＬ描述，并使用电子设计自动化（ＥＤＡ）工具进行了模拟和验证。结果表明，方案满足ＭＰＥＧ－２解码的要求，可用于ＭＰＥＧ－２的ＶＬＳＩ实现。     

MPEG-2 DCT系数码表的优化

给出了一种优化ＭＰＥＧ－２ 的ＤＣＴ系数码表＿ ０／１ 的方法．其基本思路是：在ＥＯＢ码字后添加一个附加比特引入一个附加的ＦＬＣ码表,用此ＦＬＣ码表取代现有ＭＰＥＧ－２ 的ＤＣＴ 系数码表＿ ０／１ 中较长的ＶＬＣ码字．结果表明,此方法可在压缩性能及运算量两方面对ＤＣＴ系数码表＿ ０（ＰＳＮＲ＝ ２７～４０ ｄＢ）及ＤＣＴ系数码表－ １（ＰＳＮＲ＝ ３０～４０ ｄＢ）实现优化,ＰＳＮＲ值越高,优化效果越显著．     

MPEG-4视频变长码并行解码器硬件实现

提出了一个MPEG-4变长码并行解码器的硬件设计，采用桶形移位器、基于PLA的并行解码算法等方法使得每个时钟周期解一个变长码码字，通过将码表改造、分割长码表为几个短码表并行查表、使用流水线技术等措施减少关键路径的延时以提高工作频率，保证了MPEG-4 ASP @L5格式码流的实时解码。     

MPEG-2视频反量化和IDCT的VLSI设计

反量化（ＩＱ）和反离散余弦变换（ＩＤＣＴ）是ＭＰＥＧ－２中恢复帧内编码系数或差分系数的重要手段。设计了用于ＭＰＥＧ－２ＭＰ＠ＭＬ视频解码超大规模集成电路（ＶＬＳＩ）的ＩＱ和ＩＤＣＴ电路结构,采用ＶＨＤＬ进行描述并通过模拟得到验证。采用全硬件实现的方法,并针对性地提出了相应的硬件电路结构设计,减少了电路规模以适应ＭＰＥＧ－２ＭＰ＠ＭＬ视频较大的数据量,达到了实时解码的目的。     

MPEG-4视频验证模型

ＭＰＥＧ４是一个正在制定的编码标准,除了具有ＭＰＥＧ１和ＭＰＥＧ２标准的基于“帧”的功能以外,ＭＰＥＧ４视频编码算法还支持多媒体环境中对视频景物内的“物体”进行存取与操纵。概述了ＭＰＥＧ４视频编码标准将支持的新功能,并描述了第４版ＭＰＥＧ４视频验证模型的结构。     

MPEG-2解码及其硬件实现

介绍了ＭＰＥＧ２的系统码流及解码器结构,分析了解码器的功能原理,提出了一种实现方案。     

MPEG—2解码中的音视频同步及其实时实现

音视频同步是ＭＰＥＧ－２实时解码实现的难点．讨论了ＭＰＥＧ－２的音视频同步模型，提出了一种适于实时解码的ＭＰＥＧ－２音视频同步算法，给出了同步的判断准则和实际的处理过程．对于不同的失步类型，采取跳帧或重复一帧的纠正措施．采用中断方式实现解码芯片与主控芯片的通信，主控芯片建立ＰＴＳ表并判断是否同步，在失步时控制解码芯片采取纠正措施．这种音视频同步算法已经成功地应用于作者研制的高清晰度电视（ＨＤＴＶ）信源解码功能样机中．实验表明，它能够准确、可靠地实现音视频同步．     

VOD系统上传输MPEG-2的误码处理

从误码修补和误码恢复两方面讨论了在点播视频（ＶＯＤ）系统上传输ＭＰＥＧ２ 的误码处理技术．在误码修补中论述了ＭＢｒｅｓｙｎ．的新方法，它考虑ＡＴＭ 的传输特点，对ＭＰＥＧ２ 略加改动，方法简单且能明显改善视频质量．误码恢复中，运用了交织编码技术，可提高ＶＯＤ系统的可靠传输．     

在TMS320C80上实现的一种可变长解码算法

为提高在ＴＭＳ３２０Ｃ８０上开发Ｈ．２６３全软件解码系统的解码速度，减少片内ＲＡＭ与片外数据交换，提出了一种可变长解码（ＶＬＤ）算法．该算法根据Ｃ８０的高速并行处理能力和只有很小片内存储空间等特点，对ＶＬＤ码表进行设计．使用该算法，在Ｃ８０的一个片内ＲＡＭ中就能存放Ｈ．２６３的所有ＶＬＤ码表．为与目前较常用的逐位查找解码树方法和ＲｅｚａＨ方法比较，对ＭｉｓＡｍｅｒｉｃａｎ图象序列的７０帧图象进行实验，其解码速度是逐位查找解码树方法的２倍，比ＲｅｚａＨ方法快９．４％，最终可实现ＣＩＦ格式的１２．５帧／ｓ的解码速率．该方法同样适用于分析中需考虑内存及解码速度的其他系统中．     

Integrated Joint Source-Channel Symbol-by-Symbol Decoding of Variable-Length Codes Using 3-D MAP Sequence Estimation

Most of multimedia schemes employ variable-length codes （VLCs） like Huffman code as core components in obtaining high compression rates. However VLC methods are very sensitive to channel noise. The goal of this paper is to salvage as many data from the damaged packets as possible for higher audiovisual quality. This paper proposes an integrated joint source-channel decoder （I-JSCD） at a symbol-level using three-dimensional （3-D） trellis representation for first-order Markov sources encoded with VLC source code and convolutional channel code. This method combines source code and channel code state-spaces and bit-lengths to construct a two-dimensional （2-D） state-space, and then develops a 3-D trellis and a maximum a-posterior （MAP） algorithm to estimate the source sequence symbol by symbol. Experiment results demonstrate that our method results in significant improvement in decoding performance, it can salvage at least half of （50%） data in any channel error rate, and can provide additional error resilience to VLC stream like image, audio, video stream over high error rate links.     

极化码自适应连续消除列表比特翻转译码算法

极化码是一种新型的信道编码方法,并且具有较低的译码复杂度,第三代合作伙伴计划(3rd generation partnership project,3GPP)组织已经确定将极化码作为5G通信中增强移动宽带场景下的信道编码方案,目前极化码译码已经成为编码领域备受瞩目的研究热点.极化码连续消除列表比特翻转(successi...     

DVB-S2中基于RM码的ACM模式帧同步设计

设计和分析了DVB-S2系统中自适应编码调制(ACM)模式下基于里德-穆勒(Reed-Muller,RM)码的帧同步技术.从最大似然角度分析了一阶RM码基于快速哈达玛变换(FHT)的译码算法.采用差分相关技术检测帧头,提出一种降低误帧率的RM码译码实现方法,将帧头段的偶数位数据共轭叠加到奇数位信号上再译码.仿真结果表明,这种方法的译码性能不受任何大小相位偏差的影响,且实现复杂度较小.     

基于FPGA的WIMAX LDPC码译码器设计与实现

提出了基于TDMP-NMS算法的部分并行LDPC码译码器结构,其具有TDMP算法译码收敛快和NMS算法保持较好误码率性能下实现简单的优点.该译码器支持WIMAX标准中所有码长和码率LDPC码的译码.设计了一种基于桶形移位寄存器的重组网络单元,实现了对该标准中19种码长LDPC码译码的支持.采用一种适合于TDMP算法及其各种简化算法的动态迭代停止准则,使译码器能根据译码情况自适应地调整迭代次数.结果显示所提方案在提高译码器吞吐率的同时有效减少了译码器的硬件资源消耗.     

Integrated Joint Source-Channel Decoding for H.264 Video Transmission

This paper proposes an integrated joint source-channel decoder （I-JSCD） using Max-Log-MAP method for sources encoded with exp-Golomb codes and convolutional codes, and proposes a system applying this method to decoding the VLC data, e.g. motion vector differences （MVDs）, of H.264 across an AWGN channel. This method combines the source code state-space and the channel code state-space together to construct a joint state-space, develops a 3-D trellis and a maximum a-posterior （MAP） algorithm to estimate the source sequence symbol by symbol, and then uses max-log approximation to simplify the algorithm. Experiments indicate that the proposed system gives significant improvements on peak signal-to-noise ratio （PSNR） （maximum about 15 dB） than a separate scheme. This also leads to a higher visual quality of video stream over a highly noisy channel.     

RDDP: An efficient MDS array code on toleration triple node failures in storage system

It is well known that erasure coding can be used in storage systems to efficiently store data while protecting against failures. Conventionally, the design of erasure codes has focused on the tradeoff between redundancy and reliability. Under this criterion, an maximum distance separable（MDS） code has optimal redundancy. In this paper, we address a new class of MDS array codes for tolerating triple node failures by extending the row di- agonal parity（RDP） code, named the RDDP（row double diagonal parity） code. The RDDP code takes advantages of good perform- ances of the RDP code with balanced I/0. A specific triple-erasure decoding algorithm to reduce decoding complexity is depicted by geometric graph, and it is easily implemented by software and hardware. The theoretical analysis shows that the comprehensive properties of the RDDP code are optimal, such as encoding and decoding efficiency, update efficiency and I/0 balance performance.     

基于原模图LDPC码的联合信源信道译码器的硬件实现

采用FPGA(field programmable gate array)设计基于原模图低密度奇偶校验(low density parity check,LDPC)码的联合信源信道译码器,信道部分和信源部分都是由原模图LDPC码组成.在原模图LDPC码联合译码器的硬件实现架构中,通过2步循环扩展得到了适合硬件实现的准循环原模图LDPC码,译码器信息的迭代更新采用TDMP (Turbo decoding message passing)分层译码算法,采用的归一化最小和算法使得P-JSCD(photograph-based joint source and channel decoding)具有部分并行结构.最后,为了降低资源消耗和译码延迟,采用了提前终止迭代策略.基于FPGA平台的硬件实现结果表明,该联合译码器的译码性能非常接近相应的浮点算法,并且最大时钟频率达到193.834 MHz,吞吐量为24.44 Mbit/s.     

一种基于LCC算法的新型RS码译码器

相比于传统的硬判决译码算法,RS码软判决译码算法能够获得更大的编码增益,但硬件实现较为复杂. 针对这一问题,本文在LCC软判决译码算法的基础上提出了一种改进型校验子算法,可在不影响译码性能的前提下大幅降低硬件复杂度. 仿真结果表明,本文设计的RS(255, 239)码η=3译码器,在BPSK调制下通过AWGN信道,相比于现有基于校验子的RS码译码器结构,硬件资源消耗减少20%. 采用SMIC 0.18 μm CMOS工艺实现,芯片面积仅为0.81 mm2.