RSFQ可控时钟信号发生器

设计了一种新的产生RSFQ时钟信号的电路,并利用W IN S软件对电路进行了模拟.它可以产生连续脉冲,脉冲的周期由电路中约瑟夫林传输线的长度决定,可以产生周期约10 ps的连续脉冲.经过扩展,这种电路能通过输入触发脉冲实现振荡的停止,从而产生固定个数的时钟信号,产生时钟信号的数目由启动信号和停止信号的时间差决定;在电路中使用多路开关,还可以在不改变硬件电路的条件下,通过输入触发信号来改变输出时钟信号的周期.     

一种低功耗高电源抑制的时钟电路

设计了一种具有高电源抑制功能的时钟电路,电路既降低了输出时钟信号对电源扰动的敏感度,又同时实现了稳定基准电压和时钟信号双输出.     

一种变步长锁频基带信号时钟提取方法

串行数字通信系统需要从一个串行数据流中抽取一个采样时钟,这个抽取通常由一个叫时钟及数据恢复单元的非线性电路实现,该电路负责跟踪信号中的低频相位变化．本文提出了一种从频率上跟踪、锁定基带信号发端时钟频率从而提取出基带信号时钟的方案,此方法比传统的锁相环提取时钟具有更好的性能．由于它适于采用硬件语言描述,因而可集成在各类数字芯片中．     

基于AD9517-1的高速时钟系统稳定性设计与信号完整性分析

本文以一个14位,转换速率250 MSPS的模数转换器(ADC)为信号终端,提出了一种提高高速ADC时钟电路稳定性的解决方案.方案使用AD9517-1作为时钟分配芯片,为芯片设计了一款中心频率250 MHz,相位噪声-98.7d Bc/Hz的三阶环路滤波器.信号输出性噪比(SNR)70.12 d B,时钟抖动282 fs rms,带宽496 fs rms.通过分析时钟信号的过冲和反射现象,对输出信号进行了基于低温共烧陶瓷工艺(LTCC)的微带线复数阻抗匹配和仿真.     

一种码元同步时钟信号的提取方法及单片机实现

提出了一种数字通信中码元同步时钟信号的开环提取方法.根据此方法设计了码元同步时钟信号提取电路原理框图,本方法比通常用的闭环提取法具有同步快、实现简单等特点.给出了码元同步时钟信号的提取原理,并用单片机予以实现,同时给出了软件程序的流程图.     

宽带ADC低抖动时钟驱动电路的分析与设计

提出采用小信号模型对时钟驱动电路中由热噪声引起的时钟抖动进行分析,并提出采用多级准无穷负载差分放大器结构以有效地实现低抖动.通过Cadence Spectre RF的瞬态噪声仿真,可以得到时钟抖动值,在输入频率变化时将仿真结果与手工推导的结果相比较,推导的公式能较好地预测时钟驱动电路的时钟抖动.设计的时钟驱动电路达到了输入频率100 MHz、幅度为480 mV下时钟抖动仅为193 fs,可以应用于高性能模数转换器.     

时钟电路的电磁兼容研究与设计

时钟电路是数字电路的重要组成部分,其电磁兼容设计是一个复杂的问题.在分析脉冲频谱特性的基础上,研究了时钟电路的电磁干扰问题,提出了时钟电路电磁兼容设计的基本方法.     

MCS-51单片机的时钟电路

微型计算机的CPU实质上就是一个复杂的同步时序电路,所有工作都是在时钟信号控制下进行的。每执行一条指令,CPU的控制器都要发出一系列特定的控制信号。通过介绍MCS-51单片机的时钟电路,重点分析两种不同时钟信号的产生方式。     

一种高速顺序采样方法

论述了一种适用于低速采样系统采集高频宽带周期信号的高速顺序采样方法 .利用在本地锁相环产生的一个与信号重复周期Trep相近的时钟信号作为采样保持电路的控制信号 ,采样时钟周期Ts 与信号重复周期之间的差值为ΔT =± (Ts-Trep) ,而时间ΔT反映了等效采样的时间分辨力 .探讨了锁相环路的设计和系统触发原理 ,给出了差频采样的原理框图及相应的触发电路 .该方法突破了传统顺序采样在使用商用可编程延时器时的局限性 ,在测控、虚拟仪器、信息处理等领域具有广泛的应用前景     

高速时钟线的反射特性分析

随着系统时钟频率的不断提升,时钟线的反射问题已成为高速电路时钟设计中必须考虑的问题之一.本文基于高速数据采集系统的差分时钟线,分析了各种端接方式对反射噪声的抑制能力.仿真及实测结果表明采用终端下拉方式,可使时钟线上的反射噪声控制在最佳5%信号幅值的系统容限设计要求以内,与其他端接方式相比更有效地抑制了本系统差分时钟线上的反射噪声,保证了时钟系统的信号完整性.     

四元探测仿真系统中实时信号传输与采集

研究四元探测仿真信号源系统中基于PCI总线的实时信号传输与采集的硬件系统,该硬件系统采用PCI协议接口芯片S5933,系统时序生成采用复杂可编程逻辑器件（CPLD）,设计成PCI卡,可以实时地把模拟的源数据输出,并把相应的信号采集进计算机,对系统的基准时钟采集电路、跟踪信号与基准时钟相位采集电路、跟踪信号幅值采集电路和4咱仿真数据输出电路作了具体分析,给出了S5933的具体配置,该设计最终采集速度测试达到20MB/s,指标达到既定要求。     

基于单片机的数字信号传输性能分析仪的设计

本设计由数字信号发生及伪随机信号发生模块、低通滤波电路、数字信号分析电路等模块构成,通过MSP430单片机及DDS电路产生数字信号,由10M的有源晶振和移位寄存器产生伪随机信号。通过三个截止频率不同的低通滤波器对数字信号进行模拟干扰。伪随机信号发生器输出信号V3的幅度在100mV～TTL内可调。数字信号采用曼彻斯特编码,使其在分析电路中可以在很低的信噪比下从V2a中提取同步时钟信号,利用所提取的同步时钟信号作为示波器的触发脉冲,在示波器上显示出眼图,通过眼图幅度分析数字信号的传输性能。     

计数器实验中出现的问题及处理

在脉冲发生器输出端后加一级驱动电路,再接入计数器的时钟脉冲源输入端,可有效地避免通常发生在实验过程中计数器不规则的跳变。同时用双踪示波器观察计数器输出波形时,采用周期长的信号作为示波器内触发源信号可观察到多路准确的波形。     

基于电热模拟的电迁移可靠性诊断及时钟完整性分析

为诊断大规模集成电路设计过程中电迁移可靠性及分析时钟信号完整性,开发一种用于集成电路片上时钟信号模拟软件Etsim3。该模拟软件考虑了集成电路自热效应,通过电热耦合模拟以及金属连线温度分布解析模型获得更准确的集成电路芯片表面以及各金属连线网络上的温度分布。模拟结果表明,考虑集成电路自热效应前后,电迁移诊断以及时钟信号完整性分析结果都有了较大程度上的改变,Etsim3可以得到更为精确的分析以及诊断结果。     

适用于4通道100 Gbps SerDes的两级架构正交12.5 GHz低功耗低抖动时钟发生器

为了缓解多通道SerDes中高频时钟信号在长距离传输中引入的噪声过大和功耗过高的问题,设计了一种应用于多通道的低功耗低抖动两级锁相环结构;同时为了进一步降低噪声性能,在第2级锁相环中设计了一种采样鉴相器。该设计将第1级LC振荡器锁相环产生的低频时钟信号（3.125 GHz）传输到各通道收发机后,将该信号作为第2级参考信号,再采用小面积的环形振荡器锁相环产生正交的高频时钟 (12.5 GHz),这种结构降低了高频时钟在片上长距离传输的距离,提高了收发机的时钟质量;此外该技术避免了使用高频缓冲器,降低了功耗。其中第2级锁相环通过无分频鉴相技术提高了第2级环振锁相环的噪声性能。该时钟发生器电路整体功耗为100 mW,第1级锁相环相位噪声拟合后为-115 dBc/Hz,第2级环形振荡器电路在1 MHz处相位噪声为-79 dBc/Hz,锁相环电路产生的时钟信号整体抖动为2.7 ps。正交时钟偏差在300 fs以内。相比传统时钟发生器,该设计性能有较大提高,功耗有明显降低,适合应用于100 Gbps SerDes中。     

PCF8563在MT测深仪中的应用

为了解决MT测深仪在GPS配件损坏或GPS信号较差情况下不能工作或采集时间记录出现紊乱的问题,给出了利用GPS(Global Positioning System)和RTC(Real-Time Clock)解决的方案,并在自主研发的长周期MT测深仪CLP中进行了实施。介绍了系统设计思路与电路的设计原理、主要程序设计算法,给出了野外测量结果,对结果进行了分析,分析结果说明该仪器的基于GPS和RTC的时钟功能可胜任大地电磁测深工作要求。     

利用时分复用实现多路数据与视频复合传输的光纤通信系统

为降低光纤通信系统成本，提高性能，从一个新的角度分析系统的设计要求，提出新的传输方案，在没有增加传输带宽、也没有提高系统的工作时钟的情况下，完成传输1路视频信号的同时传输8路数据信号的复合传输，系统采用专用编、解码芯片对信号行进编、解码；采用CPLD通过时分复用的方式实现了信号的复用传输，设计并凋试了具体的电路，最后对视频信号和数据信号传输中的各项指标进行了严格的测试，通过实验，证明了方案的正确性和可行性。     

基于时钟信号的异步时序逻辑电路设计

与其他异步时序逻辑电路设计方法相比,基于时钟信号的设计法更简便、快捷。使用该方法时,不用画出时序图,直接从次态卡诺图中选定正确的时钟信号,再快速求出触发器状态方程。     

On-Chip Built-in Jitter Measurement Circuit for PLL Based on Duty-Cycle Modulation Vernier Delay Line

Phase-locked loops (PLLs) are essential wherever a local event is synchronized with a periodic external event. They are utilized as on-chip clock frequency generators to synthesize a low skew and higher internal frequency clock from an external lower frequency signal and its characterization and measurement have recently been calling for more and more attention. In this paper, a built-in on-chip circuit for measuring jitter of PLL based on a duty cycle modulation vernier delay line is proposed and demonstrated. The circuit employs two delay lines to measure the timing difference and transform the difference signal into digital words. The vernier lines are composed of delay cells whose duty cycle can be adjusted by a feedback voltage. It enables the circuit to have a self calibration capability which eliminates the mismatch problem caused by the process variation.     

基于双绞线的OFDM接收机物理层设计与实现

针对远距离、点对多点、多业务、大数据量的通信场景,提出了一种适合于双绞线传输的、基于OFDM的无中心无交换的收发信机系统方案.为了弥补远距离有线传输高频信号的衰减,该收发信机在发送端采用自适应调制和预均衡技术.在接收端采用自绕宽带阻抗匹配变压器,结合数模混合的可变增益（VGA）控制技术实现了AD前端信号幅度的调理.该VGA控制技术采用闭环控制,主要包括4个部分：前置放大电路、整流滤波电路、电压比较电路和能量检测电路（FPGA实现）.实验结果表明,在110.592 MHz的时钟频率下,信号调理的时间不到10 μs.在10 km传输距离下,能够满足15对用户同时在线.