低耗能流水线模数转换器的运算放大器设计与仿真

基于0.13,μm工艺,设计一个用于1.2,V低电压电源的10比特83MSPS流水线模数转换器的两级运算放大器.该放大器采用折叠共源共栅为第一级输入级结构,共源为第二级输出结构.详细介绍了运算放大器的设计思路、指标确定方法及调试中遇到的问题和解决方法.模拟结果显示:该运算放大器开环直流增益可达79.25,dB,在负载电容为2,pF时的单位增益频率达到838 MHz,在1.2,V低电压下输出摆幅满足设计要求,高达1 V,满足了10比特低电压高速度高精度模数转换器的要求.     

低功耗33MHz采样频率,10比特流水线结构的模数转换器

介绍了一个 33MHz,10bit,3 3V流水线结构的模数转换器 (ADC) .该ADC采用了一种带预放大级的运算放大器和一种动态比较器来降低功耗 ;采用了电荷泵电路来提升时钟信号的电压 ;采用了一个恒跨导偏置电路 .本芯片在 0 35 μmCMOS工艺上实现 ,芯片面积为 1 2× 0 .4mm2 .芯片工作在 33MHz时功耗为 6 9 4mW ,采样 16MHz正弦信号时的信噪比 (SNDR)为 5 8 4dB .     

0.25 μm CMOS工艺10位150 MHz流水线型ADC设计

采用流水线结构完成了一个10位精度150MHz采样率的模数转换器的设计.通过采用动态比较器降低电路的功耗.在采样保持电路中使用一种新颖的自举开关,可减小失真,使得电路在输入信号频率很高时仍具有很好的动态性能.芯片采用台积电(TSMC)0.25μm CMOS工艺,其有效面积为2.8mm2.测试结果表明,最大积分非线性误差和微分非线性误差分别为1.15LSB和0.75LSB;在150MHz采样率下,对80MHz信号转换的无杂散动态范围为52.4dB;功耗为97mW.     

流水线模数转换器中高速低功耗开环余量放大器的设计

为了降低流水线模数转换器(ADC)中余量放大器的功耗并提高其速度,提出了一种新的开环余量放大器结构及其增益控制方法.该放大器采用简单差动对结构,并使用放大器的复制电路和一个差动差值放大器来控制主放大器输入对管的跨导,以稳定开环余量放大器的增益.所提出的放大器结构可以工作在低电源电压下,而且不需要共模反馈电路,与采用共源共栅结构和共模反馈的开环放大器相比,功耗更低,响应速度更快.仿真结果表明,所提开环余量放大器的功耗仅为5.5mW,在满幅度阶跃输入的情况下,输出建立时间小于3ns.将该开环余量放大器应用到采用数字校准的流水线ADC中,实现了采样率为4×107s-1的12位模数转换.     

一种数字域自校正流水线模数转换器改进结构

研究了对流水线模数转换器级间增益误差进行补偿的数字域自校正算法，提出了一种适用于数字域自校正的改进的流水线结构。该结构通过对参考电压的调整，避免了以往自校正结构中产生丢失码字、降低输入范围的现象。结果表明，校正后系统的线性度有了大幅度的提升。     

一种改进的流水线模数转换器结构

在分析传统每级1．5位流水线模数转换器的基础上,提出了一种改进结构,该结构完全解决了传统结构因为最后一级的量化电平失调造成的非单调性问题,仿真结果表明改进后的10比特模数转换器在实际情况下的有效位数（ENOB）最大约有0．83bit的提高,且电路的功耗和面积增加量相对较小．     

流水线模数转换器的一种数字校准技术

为了降低流水线模数转换器中数字校准电路的规模和功耗,提出了一种新的基于信号统计规律的后台数字校准技术.该技术采用自适应搜索算法和二元单调函数的幅值增量比较算法,分别对基于信号统计规律的数字校准技术中的距离估计电路和查找表进行优化设计,减少了距离估计所需的数字电路和查找表所需的ROM空间,极大地降低了数字电路的规模和功耗.应用该校准技术实现了一个12位、采样率为4×107 s-1的流水线模数转换器.测试结果表明,同优化前相比,该芯片数字电路的功耗降低了931%,所需ROM空间减小了95%.整个芯片采用SMIC 0.18μm CMOS工艺设计,总功耗为210 mW,芯片面积为3.3 mm×3.7 mm.     

一种10bit 50MS/s低功耗流水线模数转换器

设计了一个10 bit精度,50 MS/s采样频率的流水线型模数转换器,通过运算放大器共享和省略采样保持实现低功耗.第1级为单比特输出,它能够在将信号摆幅减半的同时保持信噪比不衰减,减半的摆幅使得运放直流增益和带宽要求以及电容匹配要求降低.由于采用运放共享技术,该设计只使用了4个运放,功耗相比传统结构降低1/3.采用0...     

一个用于流水线模数转换器的高精度、低功耗采样保持电路

介绍了一个用于高精度模数转换器,采用 0.25μm CMOS工艺的高性能采样保持电路。该采样保持电路的采样频率为 20MHz,允许最大采样信号频率为 10MHz,在电源电压为 2.5V 的情况下,采样信号全差分幅度为 2V。通过采用全差分flip-around结构,而非传统的电荷传输构架,因而在同等精度下,大大降低了功耗。为了提高信噪比,采用自举开关。Hspice仿真结构显示：在输入信号为 5MHz 的情况下,无杂散动态范围（SFDR）为 92.4dB. 该电路将被用于一个14位 20MHz 流水线模数转换器。     

A 12-bit 250-MS/s Charge-Domain Pipelined Analog-to-Digital Converter with Feed-Forward Common-Mode Charge Control

A feed-forward Common-Mode(CM) charge control circuit for a high-speed Charge-Domain(CD)pipelined Analog-to-Digital Converter(ADC) is presented herein.This study aims at solving the problem whereby the precision of CD pipelined ADCs is restricted by the variation in input CM charge,which can compensate for CM charge errors caused by a variation in CM charge input in real time.Based on the feed-forward CM charge control circuit,a 12-bit 250-MS/s CD pipelined ADC is designed and realized using a 1 P6 M 0.18-μm CMOS process.The ADC achieved a Spurious Free Dynamic Range(SFDR) of 78.1 d B and a Signal-to-Noise-and-Distortion Ratio(SNDR) of 64.6 d B for a 20.1-MHz input:a SFDR of 74.9 d B and SNDR of 62.0 d B were achieved for a 239.9-MHz input at full sampling rate.The variation in signal-to-noise ratio was less than 3 d B over a 0–1.2 V input CM voltage range.The power consumption of the prototype ADC is only 85 m W at 1.8 V supply,and it occupies an active die area of 2.24 mm~2.     

10位100MHz采样保持电路设计

设计了一种适用于10位100MHz的流水线模数转换器的采样保持电路.利用SMIC0.13μmCMOS工艺,设计了一个直流增益为87.6dB的全差分自举增益放大器,其功耗仅7.2mW,且达到0.05%精度的响应时间小于4ns.在采样时钟频率为100MHz,输入信号频率为10MHz时,该采样保持电路的无杂散动态范围(SFDR)为80.7dB.     

一种低电压无采样保持运放14 bit,100 MS/s流水线型模数转换器的65 nm CMOS工艺实现

设计了一款低电压实现的14bit,100MS/s流水线型模数转换器(Pipelined ADC),该ADC前端采用无采样保持运放结构来降低功耗和减小噪声,减少了第一级采样网络孔径误差和非线性电荷注入的影响.通过选取合适的输入采样电容容值解决了kT/C噪声和电容不匹配的问题,并设计了符合系统要求的低电压高速高增益运放.该模数转换器同时也包含了带隙基准、分布时钟产生电路、参考电压和共模电压缓冲器等电路模块.芯片采用TSMC 65nm GP 1P9M CMOS工艺实现,面积为3.2 mm2(包含PAD).测试结果表明,当采样率为20MS/s,输入信号频率为1.869MHz时,信噪比(SNR)为66.40dB,信噪失真比(SNDR)为65.21dB,无杂散动态范围(SFDR)为73.44dB,有效位数(ENOB)为10.54bit.电源电压为1.2 V,整个模数转换器的总功耗为260mW.     

ADC0809模数转换器的测试与研究

使用多组不同频率和不同脉宽的工作时钟,定量测定分析ADC0809模数转换器的转换速度和转换结果,测试结果表明：该模数转换器的最高工作时钟频率可达3MHz;工作时钟的脉冲宽度只要不小于166ns就是有效的,本测定结果为提高ADC0809模数转换器的使用效能提供了可靠的实验数据。     

12 bit 100 MS/s Flash-SAR混合型模数转换器的设计与实现

文章设计了一款Flash-SAR混合型模数转换器(analog-to-digital converter,ADC),结合了快闪型(flash)ADC与逐次逼近型(successive approximation register,SAR)ADC的优点,具有高速、高精度和低功耗的特点;提出了一种带冗余位数字校准算法,该算法在SAR ADC中添加1 bit冗余位,当第1级Flash ADC带来的误差小于一定的失调电压限度,第2级SAR ADC中的数字校正电路能够将误差校准回来,最终得到正确的数字输出。该ADC采用"3+10"的2级流水线结构,在SMIC 0.18μm互补金属氧化物半导体(complementary metal-oxide-semiconductor,CMOS)混合信号工艺下进行仿真,当电源电压为1.8 V,采样频率为100 MHz,输入信号接近Nyquist频率时,通过数字校准,ADC有效位(effective number of bits,ENOB)为10.990,信噪比为67.973 dB,无杂散波动态范围为95.381 dB,仿真结果证明了该算法能够有效提升ADC系统...     

10Bit 50Ms/s流水线结构模数转换器的仿真分析及设计

在详细分析了高速高精度模数转换技术原理的基础上，选择采用九级流水线结构实现具有10位分辨率、50Mhz采样频率的模数转换器电路。本文设计的九级流水线结构的模数转换器，采用全差分的开关电容电路实现。为了保证开关电容电路处理模拟信号的速度和精度，采用了差分跨导运算放大器，这个放大器采用共源共栅补偿和动态共模反馈，具有很好的增益和带宽。     

基于CMOS工艺流水线型模数转换器采样保持电路设计

采样保持电路作为流水线模数转换器中的重要单元一直是高速高分辨率模数转换器研究设计者十分关注的内容.文章介绍了基于CMOS 0.6μm工艺的流水线模数转换器前端采样保持电路以及运放电路的设计仿真.该电路采用电容下极板采样、折叠式共源共栅技术,有效地消除了开关管的电荷注入效应、时钟馈通效应引起的采样信号的误差,提高了采样电路的线性度,节省了芯片面积,降低了功耗.     

一种高精度低功耗流水线ADC开关电容电路

提出一种新的电容失配校正方案及功耗驱动的OTA设计思路,通过对虚地电容的修正,将电容失配因子在取样保持系统中去除,达到提高电容匹配程度,降低OTA增益误差的要求,使开关电容部分的瞬态功耗下降.本文采用TSMC 0.18μm工艺设计了一个8位,取样速率为200MHz的流水线结构模数转换器作为验证电路,仿真结果说明此优化结构符合高精度和低功耗要求,可应用到流水线等高速模数转换电路中作为信号前端处理模块使用.