动态CMOS多米诺逻辑电路的研究

主要对导致动态CMOS多米诺电路失效的原因进行详细的描述，并讨论了解决电路失效问题的若干方案，从而有效地提高了动态CMOS多米诺逻辑电路在实际应用中的可靠性和稳定性．     

CMOS电路锁定失效的一般性防止措施研究

CMOS电路是一个具有良好特性的电路结构,但是在实际应用中常出现锁定失效的现象,容易对产品功能和电路造成危害。针对这个问题,本文对产生这种锁定失效现象的产生原因和条件进行了分析,提出了一系列有效可行的防止措施,对解决锁定失效问题和提高CMOS电路的设计应用具有很强的针对性。     

外层型人工视网膜中CMOS感应无线电能接收电路

针对外层型人工视网膜电路对感应无线电能的需求特性,提出了一种适用于外层型人工视网膜的CMOS感应无线电能接收电路。主要实现方法是用CMOS整流器输出作为稳压电路和自偏置电路的电源,而自偏置电路为输出稳压电路提供与电源无关的偏置。采用Cadence 工具和Chartered 0.35 μm CMOS工艺器件模型进行设计,用外层型人工视网膜中的振荡电路阵列作负载,仿真结果表明该外层型人工视网膜中的CMOS感应无线电能接收电路能提供稳定的3.3 V电压输出和大于1 mA的电流负载能力,其版图面积为62 μm×195 μm。     

电路设计中实现低功耗途径的探讨

CMOS电路功耗主要由动态功耗决定的，文章分析了影响CMOS电路功耗的主要因素，同时指出了降低CMOS电路功耗的主要途径，并介绍了一些低功耗器件的设计方法和低功耗的设计技巧．     

非致冷红外焦平面使用的CMOS读出电路噪声分析

从微测辐射热计的红外辐射响应特性入手．分析其焦平面阵列的CMOS读出电路工作原理,指出读出电路的主要性能指标要求,讨论影响性能的重要因素噪声的特点,为微测辐射热计焦平面阵列CMOS读出电路的设计遵定必要的理论基础。     

具备时间延迟积分的高性能线阵288×4 CMOS读出电路

描述了一种高性能CMOS线阵288×4读出电路的设计.该读出电路是一个大规模混合信号电路,集成了时间延迟积分以提高信噪比,实现了缺陷像素剔除以提高阵列的可靠性.其他特征包括积分时间可调,多级增益,双向扫描,超采样,以及内建电测试.该芯片采用1.2μm双层多晶硅双层金属CMOS工艺.测量得到的总功耗约为24mW,工作电压5V.     

基于电流模电路的CMOS模拟乘法器设计

以基本电流模电路为基础,分别对两种常用工艺,即双极性和CMOS工艺的电流平方电路进行了分析。它们分别由跨导线性环和电流镜基本电路构成。主要对CMOS器件构成的电流平方电路进行了设计与分析。最后设计了一种以MOS电流平方电路为主要模块的乘法器电路,实现了电流信号的相乘运算,并通过仿真验证了结果的正确性。     

一种具有堆积抑制功能的半导体辐射探测器前端ASIC电路

提出了一种用于半导体辐射探测器读出的CMOS前端电路,该ASIC电路包含电荷灵敏放大器、跨导-电容型脉冲成形器、峰值检测/保持电路和甄别器,后两者结合一些逻辑电路实现了抑制脉冲成形器输出波形尾缘堆积的功能。该电路采用0.5μm、双硅三铝CMOS标准工艺设计,其核心模块电荷灵敏放大器和成形器经过了流片测试。仿真和测试结果验证了该电路的功能。     

CMOS电路内结点桥接故障的动态IDDQ可测性研究

采用了动态IDDQ测试方法来探讨静态CMOS电路桥接故障的可测性,详细证明了静态CMOS电路任意桥接故障都是动态IDDQ测试可测的     

新型高频高线性CMOS跨导线性电流模乘/除法器设计

针对传统CMOS电流乘除法器存在线性度不高、工作频率低等缺点,提出一种以平方根电路、平方/除法器电路为核心的基于MOS管跨导线性原理的新型高频高线性CMOS电流模乘/除法器。在TSMC0.35μm CMOS集成工艺下进行HSPICE仿真测试表明:该电路在3V电源电压下,-3dB带宽可达到35.1MHz,电源静态功耗为202.68μW,输出电流为0～25.1μA,非线性误差为0.85%,总谐波失真为0.14%。本文提出的乘除法器电路与Tanno、Lopez等提出的基于跨导线性原理的乘除法器电路相比,优点在于-3dB带宽提高了,功耗降低了,电源电压降低了,线性度提高了,精度提高了,并且采用了相对更先进的0.35μmCMOS工艺,可缩小芯片面积,节约成本。     

低功耗模糊控制器的CMOS模拟电路实现

为了解决软件实现的模糊控制器速度低的问题,研制了模拟电路实现的模糊控制器.设计了以下单元电路: 结构精简的新型Z型、 Gauss型和S型隶属度函数电路、电流模求小电路和一种不需要除法器的重心法去模糊电路.以此构造的两输入一输出9条规则的零阶TS模糊控制器已在无锡上华0.6 μm CMOS工艺下制造.测试结果表明: 在±2.5 V的工作电压下精度为±3.5%, 功耗仅为3.5 mW, 模糊推理的速度是0.67×106 s-1.该控制器在功耗、精度和面积上有优势,可用于实时控制.     

一种低功耗高精度电流比较器的设计

针对传统电流比较器功耗高、精度低等问题,提出了一种基于Wilson电流源的CMOS电流比较器电路.它由Wilson电流源、差分放大器和输出增益级3部分组成.由于Wilson电流源具有较好的恒流特性以及较高的输出阻抗,所以该电流比较器具有较高的比较精度和低延迟的传播特性.采用TSMC 0.18 CMOS工艺HSPICE模型参数对该电流比较器的性能进行了模拟,该电路具有较高的比较精度,当参考输入电流为5 nA时,电路正常工作.当输入差分电流为1μA时延迟为2.2 ns,电路的功耗在TT(typical)工艺角下为95μW.结果表明,该CMOS电流比较器具有较大的速度/功耗比,性能受工艺偏差影响较小,适用于高速、低功耗电流模集成电路.     

采用电容耦合的能量回收电路

为了提高能量回收电路的效率,提出了能量回收电容耦合逻辑电路。该电路的非绝热损失与门的复杂度和负载均无关,其大小只决定于电路中逻辑门的数目。利用电容耦合,而不是开关逻辑网络进行逻辑求值,相对减小了导通电阻和绝热损失。该电路在电路形式上降低了功耗,在结构设计中,采取阈值逻辑结构,使功耗和性能优化。基于TSMC0.35μm工艺,设计了4位加法器,并和4位的2N-2N2P加法器、静态CMOS加法器进行比较。Hspice仿真表明:该电路电路功耗只有2N-2N2P的46%,静态CMOS的20%~31%。该电路与传统的CMOS电路比较,能耗大大降低。     

一种CMOS过热保护电路

提出了一种用于集成电路内部的过热保护电路。采用0.6цmn阱互补金属氧化物半导体（CMOS）工艺的spectre仿真结果表明，此电路对因电源电压、工艺参数变化而引起的过热保护阈值点漂移有很强的抑制能力。通过引入反馈的方法解决了过热保护电路中热振荡带来的危害。     

基于电流型CMOS电路的新型和图转化方法

本文基于原有已提出的和图转化方法基础上,结合解方程的思路,提出了一种新型的和图转化方法,能够有效地简化和图到阈算术函数的转化过程,从而更高效地进行电流型CMOS电路的设计.另外,通过该方法设计了一种基于电流型CMOS电路的全加器,经过Hspice软件模拟实验,实验结果表明:所设计的电路具有正确的逻辑功能和较低的功耗.     

一种低功耗时钟芯片的设计

讨论了一种低功耗时钟芯片的设计，从CMOS电路功耗产生原因入手，在振荡分频电路中减小电路工作电压，在时序电路中采用门控技术，达到降低功耗的目的，经流片后测试表明该芯片工作电流0．17mA，满足低功耗要求。     

基于IBIS模型的CMOS电路同步开关噪声的计算和优化

基于高速数字I/O缓冲器瞬态行为模型计算并优化了CMOS集成电路的同步开关噪声（SSN）,阐述了用IBIS（I/O Buffer Information Specification）数据文件构造高速数字I/O缓冲器的瞬态行为模型的推导过程,利用序列二次规划法（SQP）对CMOS电路的寄生参数和传输线的主要物理参数进行了优化分析,减小了CMOS电路的SSN。     

利用遗传算法实现CMOS组合电路静态功耗优化

面向基于标准单元的CMOS组合电路,利用输入向量控制技术,采用遗传算法作为求解手段,建立了CMOS组合电路静态功耗优化环境.在遗传算法中利用电路状态差异度作为适应度函数,求解使电路静态功耗最小的输入向量.实验结果表明,使用该方法能明显优化静态功耗,运行时间合理,不需要进行HSpice模拟,摆脱了对目标工艺的依赖.     

红外探测器的读出电路设计

为减少电路功耗和噪声,基于0.35μm n-well CMOS(Complementary Metal-Oxide Semiconductor)工艺,设计了320×240焦平面探测阵列的读出电路。该电路给出了一种新型单级电容跨导放大器,采样保持电路为相关双采样电路。电容跨导放大器采用稳定的偏置电路。该电路每帧图像的输出时间为10 ms,输出图像为100帧/s。     

采用自举技术的不完全绝热电路

为了大规模集成电路的低能耗应用,提出了一种不完全绝热电路——自举能量回收逻辑电路(bootstrapenergyrecoverylogic,BERL)。该电路采用二相无交叠功率时钟。由于采用自举技术,使负载的冲放电过程不会产生非绝热损失,并且输出开关的导通电阻变小,使绝热损失降低。为了比较BERL电路与静态CMOS电路及PAL-2n绝热电路的能耗,设计了反相器链电路。Hspice软件仿真结果表明,BERL电路的工作频率可以超过400MHz。在10～100MHz下,BERL能耗只有静态CMOS电路的25%～33%。相对于PAL-2n电路,BERL也有较低的能耗。在200MHz下,BERL能耗只有PAL-2n的50%。负载越重,BERL电路的低能耗优势越明显。