优化耦合方式的低相位噪声宽带正交压控振荡器设计

本文对传统正交压控振荡器(QVCO)耦合方式进行了改进,提出了在耦合管的源端引入相移网络的方法,从而改善了QVCO电路的相位噪声性能以及减小输出相位失配,并依此设计了一个低相位噪声,输出相位关系稳定的宽带正交压控振荡器.QVCO电路采用TSMC 0.13 μm CMOS工艺进行设计,输出频率范围为3.4～5.48 GHz,即调谐范围达46.8%.测试表明,输出频率4.2 GHz时在频偏1 MHz处,相位噪声为-120 dBc/Hz.在整个输出频率范围内电路FOM值介于179.5～185.2 dB,电路功耗为7.68～18mW.     

一种低功耗低相位噪声的压控振荡器设计

就压控振荡器设计中如何实现低功耗和低相位噪声的问题,提出了一种改进型自开关偏置设计方法,在减小尾部偏置晶体管闪烁噪声的同时,抑制了负阻管1/f噪声的变频转化,有效地改善了带内相位噪声;同时采用线性区偏置和电流复用,实现低电源电压供电和低功耗,电路采用0.18μm标准CMOS工艺实现。通过对线性度、噪声和功耗的仿真测试,结果显示了设计的正确性。     

基于多相位量化噪声抑制的分数频率合成器的实现

为抑制Σ-△调制器量化噪声对分数频率合成器输出噪声的影响,提出一种基于多相位分数分频器的频率合成器结构. 该结构可以避免毛刺并且主要电路模块不需要工作在高频,从而相应节省了功耗,同时分频器的输入可以不需要50%的占空比. 通过对比发现,对于环路带宽为1 MHz的宽带情况下的Σ-△分数频率合成器,多相位分频器技术可以减小频率合成器输出频谱的相位噪声达12 dB. 该频率合成器使用UMC 0.18 μm CMOS工艺实现,仿真结果证明它可以满足DVB-H系统协议指标要求.      

低相噪、低功耗连续调谐双核压控振荡器

采用GF 55 nm CMOS工艺,设计一种可应用于调频连续波(Frequency Modulated Continuous Wave,FMCW)雷达系统中的低相噪、低功耗连续调谐双核电感电容压控振荡器(Voltage-Controlled Oscillator,VCO).该VCO通过三线圈变压器将两个振荡核心和缓冲放大器相互耦合.通过双核耦合结构实现了低相位噪声,同时也保证了较宽的连续频率调谐范围.采用电流复用技术,将缓冲放大器通过中心抽头变压器与核心电路耦合,大幅降低了由双核结构引起的高功耗,同时为电路提供了较高的输出功率,解决了双核耦合VCO的质量因数(Figure of Merit,FoM)普遍较差的问题.后仿结果表明,该VCO实现了28 G～32 GHz的13%的连续频率调谐范围,相位噪声在1 MHz偏移下低至-105 dBc·Hz-1.在1. 2 V电源电压下,包括缓冲放大器在内的总直流功耗仅为13. 5 mW,输出功率可达4. 5 dBm.电路实现了183 dBc·Hz-1的FoM.     

适用于4通道100 Gbps SerDes的两级架构正交12.5 GHz低功耗低抖动时钟发生器

为了缓解多通道SerDes中高频时钟信号在长距离传输中引入的噪声过大和功耗过高的问题,设计了一种应用于多通道的低功耗低抖动两级锁相环结构;同时为了进一步降低噪声性能,在第2级锁相环中设计了一种采样鉴相器。该设计将第1级LC振荡器锁相环产生的低频时钟信号（3.125 GHz）传输到各通道收发机后,将该信号作为第2级参考信号,再采用小面积的环形振荡器锁相环产生正交的高频时钟 (12.5 GHz),这种结构降低了高频时钟在片上长距离传输的距离,提高了收发机的时钟质量;此外该技术避免了使用高频缓冲器,降低了功耗。其中第2级锁相环通过无分频鉴相技术提高了第2级环振锁相环的噪声性能。该时钟发生器电路整体功耗为100 mW,第1级锁相环相位噪声拟合后为-115 dBc/Hz,第2级环形振荡器电路在1 MHz处相位噪声为-79 dBc/Hz,锁相环电路产生的时钟信号整体抖动为2.7 ps。正交时钟偏差在300 fs以内。相比传统时钟发生器,该设计性能有较大提高,功耗有明显降低,适合应用于100 Gbps SerDes中。     

应用于调制域分析仪的2.5GHz频率合成器设计

针对调制域分析仪时基信号源的要求,设计了2.5G电荷泵锁相频率合成器,文中对其输出相位噪声进行了分析,讨论了低相噪条件下环路滤波器的设计方法和元件参数的选择并介绍了电磁兼容性的重要性和实施方法.所研制的频率合成器具有体积小、功耗低、稳定性高、输出相位噪声小等优点.     

一种新颖的正交输出伪差分环形VCO的设计

设计了一种基于标准0.18 μm CMOS工艺的4级延迟单元的全差分环形压控振荡器.提出了一种新颖的环形振荡器电路结构,通过结合控制耦合强度与改变负载电阻值的方法,改善了单一技术在有限的电压范围内的调谐线性度,实现整个电压范围内的高调谐线性度;采用双通路技术提高了振荡频率,同时运用交叉耦合正反馈减少输出电平翻转时间,改善相位噪声特性,提高性能.后仿真结果表明,在电源电压为1.8V时,VCO的中心频率为2.8 GHz,核心电路的功耗为18.36 mW,调谐范围为2.05 GHz～3.35 GHz,当频率为2.8 GHz时,相位噪声为-89.6 dBc/Hz@1 MHz.     

GHz VCO分析与设计

设计了一种用途广泛的VCO电路结构。所设计的VCO电路采用负阻差分振荡器的基本结构,主要对该电路进行了功耗分析,同时也对相位噪声、调谐范围、频率稳定性等方面进行了探讨。设计中采用电源电压为3.3 V,中心振荡频率约为2.44 GHz,21%的调谐范围,以及符合DCS-1800标准的低的相位噪声,重点是达到了较低的功耗。     

基于输出电压摆幅提高的超低相位噪声电压控制振荡器设计

提出了一种新型的超低相位噪声电压控制振荡器(Voltage contral oscillator,VCO)结构,该结构能够在不增加额外电感、不增大芯片面积的前提下,实现输出电压摆幅的大幅度提高,使得摆幅可以高于供电电压且低于地电位,进而改进VCO的相位噪声。采用TSMC 0.13μm CMOS工艺对该VCO进行设计。芯片测试结果表明,该VCO的振荡频率为5.5~6.2 GHz,在5.8 GHz振荡频率处,相位噪声达到-126.26 d Bc/Hz@1 MHz,消耗的功耗为2.5 m W。归一化FOM指标达到-197.5d Bc/Hz。     

一种1.84GHz低噪声电容电感压控振荡器

研究在不影响功耗特性的情况下,改善电感电容压控振荡器(LCVCO)相位噪声特性的方法.在传统LCVCO结构基础上,增加PMOS尾电流源,并采用LC回路滤除二次谐波;使用开关电容阵列进行多带调谐,减小压控振荡器(VCO)增益,即控制电压对输出的扰动.基于Chartered 0.18μm RF CMOS工艺设计流片,测试结果表明,1.84 GHzLCVCO的功耗为16.6 mW,在100 kHz和1 MHz频偏处相位噪声分别为-105 dB/Hz和-123 dB/Hz.     

标准数字CMOS工艺正交压控振荡器设计

<正>交压控振荡器是高速链路中的一个关键部件.片上集成高质量品质的电感电容等无源器件是影响压控振荡器性能的关键因素.为了兼容传统的数字工艺,采用超深亚微米的数字CMOS工艺进行片上电感电容的集成,并基于此无源器件实现了基于电容耦合的正交压控振荡器,实现中心频率16.12GHz,频率调节范围为10%,1M频偏处的相位噪声为-112dBc,相位误差小于0.39°.     

Low-Power CMOS VCO with Dual-Band Local Oscillating Signal Outputs for 5/2. 5-GHz WLAN Transceivers

The paper describes a novel low-power CMOS voltage-controlled oscillator (VCO) with dual-band local oscillating (LO) signal outputs for 5/2. 5-GHz wireless local area network (WLAN) transceivers. The VCO is based on an on-chip symmetrical spiral inductor and a differential varactor. The 2. 5-GHz quadrature LO signals are generated using the injection-locked frequency divider (ILFD) technique. The ILFD structure is similar to the VCO structure with its wide tracking range. The design tool ASITIC was used to optimize all on-chip symmetrical inductors. The power consumption was kept low with differential LC tanks and the ILFD technique. The circuit was implemented in a 0.18-fim CMOS process. Hspice and SpectreRF simulations show the proposed circuit could generate low phase noise 5/2. 5-GHz dual band LO signals with a wide tuning range. The 2. 5-GHz LO signals are quadrature with almost no phase and amplitude errors. The circuit consumes less than 5. 3mW in the tuning range with a power supply voltage of 1     

用于单片集成真空传感器的SAR型ADC设计

设计了一款适用于单芯片集成真空传感器的10位SAR型A/D转换器.轨至轨比较器通过并联两个互补的子比较器实现.信号采样时,比较器进行失调消除,提高电路的转换精度.电路采用0.5μm2P3M标准CMOS工艺制作.系统时钟频率为20MHz,输入电压范围为0～3V.在1.25MS/s采样率和4.6kHz信号输入频率下,电路的信噪比为56.4dB,无杂散动态范围为69.2dB.芯片面积为2mm2.3V电源电压供电时,功耗为3.1mW.其性能已达到高线性度和低功耗的设计要求.     

低电压基准电压源

设计了一个低电源电压的高精密的CMOS带隙电压基准源,采用SMIC 0.18μm CMOS工艺。实现了一阶温度补偿,具有良好的电源抑制比。测试结果表明,在1.5 V电源电压下,电源抑制比为47 dB,在0~80℃的温度范围内,输出电压变化率为0.269%,功耗为0.22 mW,芯片核面积为0.057 mm2。     

Design of Low-Power Modern Radar SoC Based on ASIX

With the rapid development in spaceflights and aeroplanes, the demand for low-power and miniaturization techniques has become insistent in modern radar systems. A new framework for low-power modern radar System on a Chip （SoC） based on ASIX core is presented. Pivotal modules and low-power design flows are described in detail. The dynamic clock-distribution mechanism of the power management module and the influence of the chip power are both stressed. This design adopts the SMIC 0.18-μm 1P6M Salicide CMOS process, the area is 7.825 mm x 7.820 mm, there are approximately 2 million gates and the frequency is 100 MHz. The results show that the modern radar SoC passes the test on modern radar application system and meets the design requirements. The chip incurs power savings of 42.79% during the fore-end phase and 12.77% during the back-end phase. The total power is less than 350 mW for a 100-MHz operating environment.     

一种高速低相位噪声锁相环的设计

设计了一种1．8V、SMIC0．18μm工艺的低噪声高速锁相环电路．通过采用环行压控振荡器,节省了芯片面积和成本．通过采用差分对输入形式的延时单元,很好地抑制了电源噪声．与传统的简单差分对反相器延时单元相比,该结构通过采用钳位管和正反馈管,实现了输出节点电位的快速转变,整个电路芯片测试结果表明：在输入参考频率为20MHz、电荷泵电流为40μA、带宽为100kHz时,该锁相环可稳定输出频率为7971MHz—1．272GHz的时钟信号,且在中心频率500kHz频编处相位噪声可减小至-94．3dBc／Hz。     

320×256红外焦平面阵列读出电路的设计

提出了一种320×256红外焦平面阵列读出电路的原理及电路设计,采用直接注入的单元电路,在给定的单元面积内可以获得较大的积分电容。相关的320×256阵列读出电路已经在0.5μm双层多晶三层铝N阱CMOS工艺线上实现,整体芯片的面积为9.0 mm×11.2 mm。实测结果表明芯片在常温和低温77 K时都工作正常,工作频率大于5 MHz,整电路的功耗为48 mW左右,动态范围是75 dB,噪声电压为0.5 mV。     

一种低资源数字抽取滤波器设计

设计并实现一个应用于音频Sigma-Delta模数转换器的低资源数字抽取滤波器。该滤波器采用多级多采样率结构, 整体带内纹波小于0.06 dB, 带宽为21.6 kHz, 最低工作频率为10 MHz。通过滤波器硬件架构的设计, 有效地缩小了抽取滤波器的电路面积和功耗。芯片测试结果表明, 对 64 倍过采样率、4 阶Sigma-Delta调制的 1 bit 脉冲密度调制信号输出码流进行处理, 得到音频信号的信噪比达到87.2 dB, 在SMIC 0.13 μm 工艺下, 数字部分的面积约为0.146 mm²。与同类型抽取滤波器相比, 面积减小58%, 功耗减少60%以上。