基于通用开关盒的FPGA互连结构低功耗设计

为了降低FPGA互连结构的功耗,针对目前FPGA普遍采用的通用互连结构,提出了快速结构评估框架—FDPAef,建立了功耗延时积的逐级优化步骤.在新型的通用开关盒互连结构（GSB）基础上,使用该评估框架对各种结构参数进行评估和优化,得到一种低功耗的GSB结构.经过MCNC基准电路测试实验表明,相比传统的CB/SB互连结构,优化得到的GSB结构能够使FPGA功耗延时积下降9.9%,面积下降10.7%.     

基于开关阵列的连接单元版图自动生成

研究了FPGA连接单元的版图自动生成方法,提出了一种用开关阵列结构实现FPGA连接单元版图的新方法,其主要步骤包括:编程连接的均匀化、交界的开关分配、开关与互连线的对应以及线网分裂的通道布线.该方法的优点是能够将连接单元的任意两条互连线进行编程连接,因而具有很好的灵活性.用该方法实现一个48×48的Wilton连接单元,与人工全定制相比版图面积增大12%~30%,大大缩短了版图的设计时间.     

FPGA中的非挥发布线开关元素——Flash开关技术的研究

采用ISE器件模拟软件对Flash(快闪)开关进行建模和仿真.通过仿真结果,论证了Flash开关在速度和速度面积乘积上具有优势,可以代替NMOS导通晶体管作为FPGA(现场可编程门阵列)中的布线开关.同时还给出了提高Flash开关性能的方法及在3.3V单电源供电条件下的应用方案.     

基于FPGA 的并行数码管显示控制设计

论述了采用Verilog HDL设计语言开发串行输入的多组多位数码管显示的设计思想.在硬件物理层实现串行数据的接收和硬件编码,而该物理层是采用VerilogHDL编程在FPGA上实现.利用FPGA硬件执行的并行性解决传统设计方法中难以克服的多组多位数码管显示抖动问题,这也是一种充分利用FPGA资源换取系统性能的设计方法,也易于实现数码管显示的扩展.本设计方案的VerilogHDL源代码已经完成综合并通过了布局布线后的时序仿真,系统性能完全满足实际需求.     

一种基于FPGA快速进位链的时间数字转换电路

设计了一种基于FPGA快速进位链的时间-数字转换电路.该电路采用延迟内插技术,引入双链结构消除建立/保持时间对寄存器阵列输出结果的影响,并采用半周期平均延迟测试法,在Xilinx Virtex-4芯片上实测获得了59.19ps的分辨率.该电路采用使能控制模块将寄存器阵列输出结果的锁定时间控制在一个时钟周期内.使用FPGA Editor软件对该电路中单级延迟宏单元进行配置,并利用用户约束文件替代传统的手工布局布线,使得电路具有可移植性.此外,利用该电路对实测芯片中的CLB组合开关参数进行了测试,结果满足数据手册中提供的参数值的范围.     

VPR的FPGA结构描述文件的解析研究

作为描述FPGA硬件资源的结构描述文件,不仅是VPR布局布线工具的重要组成元素,而且是FPGA硬软件工程师相互沟通的桥梁。阐述了VPR布局布线的工作流程,对VPR的FPGA结构描述文件进行解析,以正确地表示FPGA芯片内部的通道、开关、逻辑资源、布线资源等结构信息。进而,以可配置逻辑块CLB和Virtex-6的Slice结构为例,分别给出了相应的FPGA结构描述文件,重点讨论了pb_type逻辑单元块和interconnect内部连接的XML代码。FPGA结构描述文件正确地被描述和解析,有助于开展FPGA结构在内存物理中的存储和转换等后续研究工作。     

基于FPGA的交流伺服系统电流环带宽扩展

在电流环的数学模型基础上,分析了电流环带宽与电流环路延时的关系,比较了几种典型电流环时序下产生的延时,对电流采样和PWM占空比更新时序进行了改进,并在FPGA中得到了具体的验证和实现.实验结果表明:这种改进的电流环时序克服了原有电流环时序的问题,能在不改变功率器件开关频率和不损失输出电压能力的基础上减小电流环路延时,从而提高电流环带宽,改善电流环和速度环的控制性能.     

一种FPGA结构描述文件到布线资源图的转换系统

作为描述FPGA硬件资源的结构描述文件,不仅能被解析以抽取FPGA芯片内部的结构信息,并且能被转换到布线资源图以获得FPGA可编程布线资源的通用抽象模型。采用有向图来构建FPGA布线资源图和描述FPGA拓扑结构,其中FPGA的每个逻辑块端口或互连线段对应于布线资源图的顶点,FPGA的逻辑块端口与互连线段、互连线段之间的可编程通路构成了布线资源图的有向边集。然后阐述了FPGA结构描述文件到布线资源图转换系统的流程图,还给出了FPGA结构描述文件编译所需的EBNF表达式和结构线网到布线资源图的自顶向下转换算法。最后,在Windows平台下用C++实现了该转换系统,并选用Virtex-6型号Slice结构测试用例,进行了FPGA结构描述文件到布线资源图的转换,验证了FPGA结构描述文件到布线资源图转换系统的正确性和有效性。     

芯片物理设计中一种新的结构式布局方法

在一些高性能芯片物理设计中,交叉结构所产生的路径会使相关的器件集聚在一起,从而导致布线拥塞和时序问题,使布局布线工具难以获得满意的结果.为此,文中提出了一种新型的结构式布局方法,即根据交叉结构的特点进行缓冲器树状结构的插入;并通过一个采用格罗方德14nm工艺、主时钟频率达1. 5GHz、130多万门级的子模块进行验证.结果显示:交叉结构模块的时序违例负总量(TNS)从-29. 0 ns降低到-1. 7 ns,最差时序违例量(WNS)从-53 ps减少到-38 ps,总设计规则检查错误数目从7094减少到352;交叉结构模块的总绕线长度从772076μm下降到442 066μm;其他模块的WNS和TNS分别提升了18. 37%和76. 50%.     

SMS4密码的集成电路实现方法

提出了SMS4密码的一种集成电路实现方法,通过采用流水线和循环迭代相结合的方法,达到了电路性能和规模的平衡.经过体系结构设计、建立RTL模型、功能仿真、综合优化、布局布线、时序仿真、静态时序分析等环节,最终基于FPGA实现了一个SMS4密码芯片,并通过了测试.     

一种改进的用于FPGA快速部分配置的电路结构

设计了一种可以对现场可编程逻辑阵列(FPGA)内部编程点单元进行快速和局部配置的集成电路结构.主要特点是:在采用指令集方式的32位数据总线结构上增设局部配置控制寄存器和地址译码逻辑,可以实现FPGA的快速局部配置;针对Xilinx Virtex系列FPGA中存在的"内存一致性"问题,提出了有效的解决方案.与Xilinx Virtex器件只能以帧为单位对内部编程点进行配置相比,该结构可以对FPGA内部任意一个编程点进行单独配置,具有更强的灵活性.     

LDPC码高速译码器的设计与实现

通过对LDPC码(低密度奇偶校验码)的迭代译码算法的分析,提出了一种同时能够对两个码字进行译码,使得译码器中的变量节点和校验节点交替被两个码字使用的译码器结构。该结构不仅适用于全并行结构的LDPC码译码器,也适用于目前广泛采用的半并行结构译码器。以此结构为基础,实现了一个长度为1008bit,改进半并行结构的LDPC码译码器。此结构能够充分利用现有半并行结构译码器的逻辑资源,将译码器数据吞吐率提高近一倍。测试结果表明,本文实现的译码器的有效信息速率达到45Mbps。     

LDPC码高速译码器的设计与实现

通过对LDPC码(低密度奇偶校验码)的迭代译码算法的分析,提出了一种同时能够对两个码字进行译码,使得译码器中的变量节点和校验节点交替被两个码字使用的译码器结构。该结构不仅适用于全并行结构的LDPC码译码器,也适用于目前广泛采用的半并行结构译码器。以此结构为基础,实现了一个长度为1008bit,改进半并行结构的LDPC码译码器。此结构能够充分利用现有半并行结构译码器的逻辑资源,将译码器数据吞吐率提高近一倍。测试结果表明,该译码器的有效信息速率达到45Mbps。     

无线自组网的一种跨层安全模型研究

分析了无线自组网的安全需求，并据此提出了一种全面的、自下而上的安全模型，其中包括基于椭圆曲线的改进底层算法（ADHOC-ECDSA）、身份认证和地址分配相结合实现单跳安全、基于ADHOC-ECDSA算法的安全路由协议实现多跳安全，同时使用一种简单的跨层入侵检测机制，分别对各层提出了具体的设计方案与安全性分析，为无线自组网的实际应用打下坚实的基础．     

层次化结构的FPGA装箱算法

新型的现场可编程逻辑门阵列(FPGA)一般采用层次化结构,这种结构有利于提高资源利用率和布通率,与平面结构相比,层次化的设计流程需要进行基本逻辑单元LE的装箱(packing)操作.提出了一种新的FP-GA装箱算法,可以减少装箱后可配置逻辑单元(CLB)外部的线网数,进而达到减少布线所需的通道数.该算法与以前的算法相比,线网数减少25%以上,布线通道数减少9.9%以上.算法的时间复杂度仍然是线性的.     

Xilinx FPGA器件的结构特点和优化设计技术

现场可编程门阵列(FPGA)是近年来迅速发展的可编程ASIC器件,FPGA的设计方法与传统的TTL电路有很大的不同,必须采用与其结构相适应的设计优化技术,才能有效地应用FPGA.文章介绍了FPGA器件的结构特点、设计优化技术以及应用中的注意事项.     

空间信息网络的改进路由算法研究

研究了空间信息网络的拓扑结构和路由特点,对网络的星间链路长度和覆盖性能进行了分析。针对空间信息网络的特点对现有算法进行了改进,并加入一些优化措施,从而形成一种新的适用于空间信息网络应用的动态路由算法,该算法能够找出任意两颗卫星间通信的最佳路径集合,同时能够在链路质量容许的情况下,尽量避免通信链路切换的发生,从而较大地提高了系统性能。通过仿真和分析表明该算法提高了系统性能,降低了切换概率,增加了链路的可靠性,且相对付出的链路代价较小。     

无线电监测接收机中的DDC研究

提出了一种高效数字下变频器(DDC)实现方法. 基于4倍中频采样技术和多相抽取半带滤波结构改进的高效DDC实现结构,相当于仅使用了一个多相抽取半带滤波器实现了I,Q两路信号的输出,降低了运算复杂度,资源节省79%,功耗降低约60mW. 设计实例验证了该方法的正确性与高效性.