新型混合信道模型下的Reed-Solomon码融合硬判决译码算法研究

为了深入研究突发错误信道环境下的RS码译码算法,首先在RS(255,239)译码条件下对随机错误译码算法 Reformulated inversionless Berlekamp-Massey(RiBM)与突发错误译码算法 Reformulated inversionless Burst-error Correcting(RiBC)分别进行了仿真分析,得到了两种译码方式的误码率与连续错误比特长度的关系,并据此对突发错误的长度BL进行了界定.其次对该译码条件下的数字编码系统中的混合信道进行了研究,根据突发错误长度的界定对信道进行了建模,得到马尔科夫模型下的新型混合信道模型,最后在此模型下对RiBM随机错误译码、RiBC突发错误译码方法进行融合,并对融合译码算法进行了仿真.结果表明在新型混合信道环境中融合译码算法可降低传输误码率.     

一种扩展部分BCH码纠错能力的方法

提出一种简单的查表译码算法以扩展某些BCH码的纠错能力.首先搜索出BCH(n,k,t)码能够纠正的码重为t 1的错误图样,再将这些错误图样与码重小于t 1的错误图样放在一起,根据它们对应的伴随式大小进行排序,优化存储于硬件设备中,从而进行查表法译码.仿真表明:对于BCH码,采用这种译码方法,在相同的码长和信息比特数的条件下,能够比一般的BCH译码方法纠正更多错误,而且译码电路相对简单,译码速度快.这种提高纠错能力的译码方法对所有的二进制线性循环码都是适用的.     

基于查找表的BCH码快速译码算法

针对二进制BCH码的传统查找表译码算法占用很大内存空间的问题,提出了一种减少占用内存的快速查找表译码算法.对于(31,21,5)BCH码,该算法在查找表中仅存储信息位发生1到2位错误时的错误图样和对应的伴随式,结合接收码字伴随式的汉明重量进行译码,可比传统的查找表译码算法节省了约50％的存储资源.对(31,21,5)B...     

基于软译码的系统LT码及其无线信道应用

LT码在删除信道下显示出优异的纠删性能,但在无线信道中由于信道噪声固有的影响,接收端必然产生误码,错误的译码起始信息导致LT码在解码后出现错误传播现象。为了减少误码,实现LT码在无线信道下的应用,提出构造系统LT码,同时在译码时产生校验矩阵,采用基于对数似然比的置信传播算法(LLR-BP)进行软信息译码的方法。仿真实验结果表明,基于软译码的系统LT码具备良好的纠错性能,显示了其在无线信道应用的可行性和有效性。     

非二进制RS-Turbo级联码性能研究

介绍了非二进制Turbo码的编码器结构,详细分析了逐符号对数MAP译码算法.在此基础上,设计了一种RS-Turbo级联码方案,该方案包括一个RS(255,239,8)外码和一个非二进制Turbo内码.仿真结果表明,与单纯使用非二进制Turbo码相比,本文提出的级联方案可明显改善高信噪比情况下的BER性能,同时可降低迭代次数.另外,级联RS码可为Turbo迭代译码提供简单可行的停止准则.     

低密度奇偶校验码迭代译码算法的误码平台特性

为研究低密度奇偶校验(LDPC)码在采用不同译码算法时的误码平台特性,利用硬件仿真系统实际测试数据,对LDPC码采用不同迭代译码算法的误码平台特性进行统计分析。分析结果表明:LDPC码采用和积(SP)算法或修正最小和(MMS)算法译码失败后,残留错误比特数目一般很小;因此,LDPC码可作为级联码的内码,实现极低的误比特率。与MMS算法相比,SP算法译码后错误码字中的残留错误比特通常更少,更适合级联码。基于上述分析设计的级联码可以在较低的门限下实现低于10-10的误码率。     

低密度奇偶校验码迭代译码算法的误码平台特性

为研究低密度奇偶校验(LDPC)码在采用不同译码算法时的误码平台特性,利用硬件仿真系统实际测试数据,对LDPC码采用不同迭代译码算法的误码平台特性进行统计分析。分析结果表明:LDPC码采用和积(SP)算法或修正最小和(MMS)算法译码失败后,残留错误比特数目一般很小;因此,LDPC码可作为级联码的内码,实现极低的误比特率。与MMS算法相比,SP算法译码后错误码字中的残留错误比特通常更少,更适合级联码。基于上述分析设计的级联码可以在较低的门限下实现低于10-10的误码率。     

高速并行BCH译码器的VLSI设计

提出了一种用于光通信前向纠错码译码的高速并行二进制BCH(Bose-Chaudhuri-Hocquenheim)译码器的电路结构。同时提出了一种新颖的伴随式并行计算的结构,该结构面积小速度快。针对纠错位数为3的情况,基于直接求解的判决树算法,推导出一组易于硬件实现的无除法的错误位置判决多项式,该推导方法可用于纠错位数少于5的情况。基于提出的并行结构,在SIMC0.18μm的标准CMOS工艺下,实现了8位并行处理（4359,4320）BCH的译码器,结果表明在面积为0.31mm²时,时钟频率可以达到248MHz,是串行译码器数据吞吐量的8倍,而面积不到串行译码器的2倍。     

基于线段投影的ADMM-LP译码算法硬件实现

奇偶校验多胞体投影是交替方向乘子法（ADMM）译码算法中最为复杂的部分,复杂的投影计算使得ADMM译码算法复杂度较高且无高效的硬件实现方案。使用线段投影算法(LSA)计算校验多胞体投影可以省去复杂的排序和迭代操作,仅需进行简单的加减与比较运算,十分适合硬件实现。本文首先针对硬件实现对线段投影算法进行简化,并设计了完整的ADMM译码硬件实现方案,在FPGA中搭建了完整译码平台进行实验。实验表明：相较于已有的译码器,本文实现的ADMM-LSA译码器误码率性能基本一致,译码速度提高了30.6%,且在硬件资源消耗上有大幅减少,其中LUT资源使用量减少了40.3%,FF资源减少67.6%,DSP资源减少54.5%。     

基于FPGA的BCH(23,12)码编译码器的实现

详细介绍了BCH(23,12)码的编译码方法以及实现.所实现的编译码器能对BCH(23,12)码进行正确地编码和译码,能纠正小于或等于3位的随机错误.同时,还给出了在QuartsⅡ软件平台下的仿真结果以及该编译码器的实际应用结果.     

一种抑制LDPC码突发错误的软件方法

对低密度奇偶校验码(Low-Density Parity-Check Codes,LDPC)在AWGN(Additive White Gaussian Noise)信道下的译码算法进行了深入研究,分析了在译码过程中出现突发错误的原因,指出出现这种错误是由于在校验矩阵中存在环路,并提出了一种抑制突发错误出现的软件方法.在该方法中,只需对LDPC码的译码程序进行适当控制,就可有效抑制由于环路影响而出现的突发错误,进一步提高了LDPC码的译码性能和译码程序的稳定性,扩大了LDPC码的应用空间.     

基于BICM-ID的编码协同在瑞利衰落信道下的性能研究

提出一种基于迭代译码的比特交织编码调制(bit interleaved coded modulation with iterative decoding,BICM ID)的高效编码协同方案,推导了该方案在慢衰落信道和瑞利快衰落信道下的成对错误概率(pair wise error proba bility,PEP)及误比...     

R—S码快速译码算法的研究

基于ＧＦ域的傅里叶变换和傅里叶反变换,提出了Ｒｅｅｄｆ－Ｓｏｌｏｍｏｎ系统码的一种变换域译码算法,并用Ｃ语言予以实现,与常规Ｒ－Ｓ译码算法相比,该算法运算规范,具有不同求错误多基式的错误值,硬件开销小,吞吐率高等优点,适合超大规模集成电路的实现。     

LDPC 码改进型LBP 译码算法研究

针对LDPC(Low Density Parity Check) 码分层( LBP: Layered Belief Propagation) 译码算法计算复杂度高、不易于硬件实现的问题, 提出一种改进算法。该算法首先引入函数f(x)使LBP译码算法的计算复杂度大大降低; 同时引入具体参数校正因子和偏移因子, 提升译码性能。仿真结果表明, 改进后的算法相比LBP 算法在计
算复杂度降低的同时, 也提升了译码性能, 从而达到了易于硬件实现的目的。     

基于稀疏序列LDPC的多层码的迭代译码

提出一种稀疏二进制序列构造的LDPC码作为分量码,译码采用串行迭代的多层码方案.每次串行迭代译码逐层进行,低层向高层传递译码软信息.采用该方案分别对8PSK和16QAM调制的多层码进行串行迭代译码和并行迭代译码的性能仿真.仿真结果表明:该方案的编码复杂度较低,相比于并行迭代译码,串行迭代译码简化了译码结构,且2种迭代译码算法复杂度相同;在AWGN信道和平坦瑞利衰落信道中,串行迭代译码的误比特性能优于并行迭代译码.     

低密度校验码编码系统混合ARQ协议设计

分析了低密度校验(LDPC)码译码所产生的错误码字中码位的译码输出量可靠度信息的统计特性。结合自动重传请求(ARQ)协议提出了一种简单高效的混合ARQ方案,和基于译码可靠度的混合ARQ方案（RB-HARQ）的性能进行了比较。仿真结果说明,在考虑反向信道重传请求消息信息比特功率的条件下,混合ARQ方案的总体性能超过RB-HARQ方案,具有较强的实际应用价值。     

缩短BCH码的快速编译码方法和硬件优化设计

文章提出一种缩短Bose-Chaudhuri-Hocquenghem(BCH)码的快速编译码方法,编码过程的计算量为(k-i)(n-k),当i较小时,总计算量为O(nk-k~2),译码过程矩阵复用编码过程矩阵,计算量为0;研究了基准错误图样与码字错误位置对应关系的规律,并从减少错误图样和减少纠错电路的角度,对缩短BCH码的硬件实现进行优化;设计缩短BCH码(36,24,5),该方法在编码过程减少91%的矩阵计算量,减少66.7%的元素个数,译码过程完全省略元素计算过程,错误图样码向量减少11.8%,纠错电路减少51.4%。     

一种基于LT码的不等错误保护方法

针对在各种恶劣的信道环境中优先保证码流中相对重要数据的正确传输问题,提出了一种改进的基于LT码的不等错误保护(UEP)方案.首先在分析了目前基于LT码的UEP方案中因数据简单舍入操作可能带来性能恶化问题的基础上,提出了将度分布修正系数修改为优先级和输出节点度数的函数并且在计算重要数据节点的度数时采用按概率上下取整操作的改进方案,克服了目前方案中存在的性能恶化问题;然后推导了其在BEC信道中采用最大似然概率(ML)译码时UEP性能的理论上下界;最后对其在多进制删除信道中采用置信传播(BP)算法译码时的UEP性能进行了仿真实验.理论分析和仿真实验的结果都显示,与目前方案相比,该改进方案具有较好的UEP性能,同时增强了设计的灵活性.     

(73,37,13)QR码的一种新型代数硬判决译码算法

为了将inverse-free berlekamp-massey(IFBM)算法用于平方剩余(quadratic residue,QR)码的译码,必须对未知校正子进行计算以获得连续校正子。现有算法所得数据无法从理论上保证对于所有可纠的错误图案,均能解得与该错误图案相对应的未知校正子,因此由该算法所得的数据需借助于仿真验证,非常耗时。鉴于此,提出一种改进算法,所得数据从理论上可保证对于所有可纠的错误图案,均能得到与之相应的未知校正子。基于该改进算法,提出了(73,37,13)QR码的代数硬判决译码算法,并对所有可纠的错误图案(共185 859 898个)进行穷举仿真测试,结果验证了译码算法的正确性。     

基于校验矩阵的BCH码译码方法的研究

借助无噪压缩感知理论和基追踪BP算法,提出了基于校验矩阵的BCH码译码方法.证明了校验矩阵H满足2 K阶约束等距性RIP.提出了重构差错图案E的压缩感知模型,设计了基于校验矩阵的BCH码译码仿真实验方案.以纠正2位错误的(15,7)和(31,21)BCH码和纠正3位错误的(15,5)和(31,16)BCH码为例,进行仿真实验,通过码字重构的成功率和误码率,分析比较了本文方法与Berlekamp(BM)迭代译码算法的译码效果.实验结果表明,基于校验矩阵的BCH码译码方法是可行和有效的.