面向同步时序电路的电路并行测试生成算法

面对VLSI设计规模日益增大的挑战，除了电路并行以外，其它已有的基本并行策略都无法从根本上解决测试生成的复杂性问题，然而，已有的电路并行测试生成算法并未取得理想的结果，尤其对时序电路，因此，如何划分电路，成为电路并行算法的设计基础和成功的关键，面向逻辑级描述的同步时序电路，以触发器为核的电路划分算法BWFSF将电路划分为大功能块。对Benchmark-89电路的实验结果表明，基于G-F二值算法和BWFSF算法的电路并行测试生成算法在有效减少存储空间消耗的同时，还能够获得稳定的加速比。     

基于神经网络测试码生成的一个鲁棒算法

针对基于组合电路神经网络模型进行了测试码生成,提出了一个对神经元连权值不敏感的鲁棒算法－－改进的遗传算法,它克服好运用概率松驰搜索算法求解测试矢量时,神经元之间连接权值的选择影响测试结果的缺陷,增强了测试码的鲁棒性,该算法对不同的连接权值都能得到满意的测试结果。     

用输入“矢量对”进行大型组合电路分块测试生成的新方法

本文采用输入“矢量对”这一新方法，对大型组合电路的分块测试问题进行了深入研究，证明了一般电路的分块原理，分析比较了电路的分块与不分块两种情况下测试生成的差。结果表明分块后测试码数目大大减少，提高了故障诊断速度，具有很大的优越性，实验研究与理论分析完全相符，证明所提的理论是正确的，具有实用性。     

基于神经网络测试码生成的一个鲁棒算法

针对基于组合电路神经网络模型进行测试码生成,提出了一个对神经元连接权值不敏感的鲁棒算法——改进的遗传算法．它克服了运用概率松驰搜索算法求解测试矢量时,神经元之间连接权值的选择影响测试结果的缺陷,增强了测试码的鲁棒性．该算法对不同的连接权值都能得到满意的测试结果     

具有CHDL模块的电路测试生成

本文讨论了用于逻辑电路故障测试的一个扩充D算法。该算法是面向由CHDL(计算机硬件描述语言)说明功能的,包含功能模块的电路。本文着重分析不同CHDL结构中的D传播。由于提高了硬件级别和采用功能故障模型,该算法可用于规模较大的电路的测试生成。     

时序电路测试生成算法研究

随着大规模集成电路复杂性的提高,时序电路的测试生成变得越来越困难,因此研究有效的时序电路测试生成算法不仅具有学术意义,还具有巨大的经济效益和社会效益。本文对近年国内外学者在时序电路测试生成算法方面的研究进行了综述,对其作了比较,分析了相对的优点及缺点。最后做了总结并展望了未来的发展方向。     

组合电路中延迟故障的功能测试生成

提出一种用于测试组合电路中延迟故障的新功能故障模型,讨论该模型的功能测试生成,实验表明,这种功能测试集具有实现低路径延迟故障覆盖范围的功能。     

快速生成两两组合测试用例集算法

研究了二元待测系统的最优二维覆盖表的构造,在此基础上提出了快速生成一般待测软件系统的二维覆盖表的算法.该算法首先针对二元待测系统生成相应的基本块B(0,1)和约简块R(0,1),然后对任意的取值组合对(a,b),通过替换生成相应的基本块B(a,b)或约简块R(a,b),最后累加所有的块得到二维覆盖表.因此当待测系统是二...     

电路测试的可区分故障算法研究

研究一种基于人工神经网络的能区分故障的数字电路测试生成方法,该方法利用电路基本逻辑门的特性和神经网络模型的特点,首先建立测试生成的神经网络模型,然后通过求解网络能量函数的最小值点获得给定类型故障的测试矢量,其研究结果在可区分故障的测试生成方面提供了一种可能的新途径     

大型数字电路的动态电流测试模式

组合逻辑电路的最大动态电流测试应在电路的原始输入端施加一个特定的测试序列才能实现.文中提出一种算法模式可以快速生成所需的测试序列.算法与电路的原始输入端数无关.     

数字电路中逻辑分析仪实验系统的设计

介绍了数字电路课程中逻辑分析仪实验系统的开发与设计,讨论了外置式逻辑分析仪的硬件设计和软件设计思路,其中数据采集模块和触发控制电路是设计的重点。学生通过设置逻辑分析仪的时钟、采样方式、存储深度、测试通道和触发方式等参数,就可以捕获需要测试的数字信号。被测信号以图形的形式显示,便于分析。该实验系统采集精度高,操作方便,形象直观。     

集成电路设计,验证,测试系统的研究

本文对“ＬＳＩ／ＶＬＳＩ设计、验证、测试系统”进行了理论总结,文中分别阐述了该系统中的设计子系统、验证子系统和测试子系统,以及它们所包含的软件概况和主要技术成果。     

数字水印检测的SVM算法及其测试

根据Vapnik等人提出的一种基于统计学习理论的机器学习算法,在水印检测技术中引入一种针对小样本的学习理论SVM算法．此算法能够实现结构风险最小化,避免了以往检测方法中依赖于特定的嵌入算法的缺点．建立了数字水印检测的SVM算法的测试平台,研究了平台的组成模块和功能．实验表明使用SVM进行水印检测能实现与嵌入算法的无关性,能有效提高检测效率,为数字图像水印的检测提供了一种新方法．     

低功耗异或同或电路的设计研究

提出了2种传输管实现的新型低功耗异或门结构,UPPL（Unsymmetrical Push Pull Pass Transistor Logic）结构和CPPL（Complementary Push Pull Pass Transistor Logic）结构,两者均为非互补输入,互补输出,都能够同时产生异或和同或信号,且输出为全摆幅电压。对新结构在0.18μm工艺1.8V电压下进行了hspice仿真,与已有同类电路在速度、功耗和功耗延迟乘积方面进行了比较。UPPL结构和CPPL结构与2003年Mohamed Elgamel提出的最新设计相比,空负载时,功耗延迟乘积项分别有61.0％和58.4％的降低;扇出为3时,分别有25.3％和45.3％的降低。     

基于遗传算法的组合测试用例生成研究

对遗传算法的种群规模、选择策略、迭代策略等环节进行了研究,设计实现了一种实用的基于遗传算法的组合测试用例生成算法,具有用例生成速度快、用例集最小化的特点.     

数字电路中的混合逻辑及其应用

本文在混合逻辑理论的基础上,归纳了混合逻辑数字电路分析和综合中的一些规则和步骤,并以实例证实了应用混合逻辑的优越性.     

继电器组合步进电路的最优逻辑设计

从经济性,可靠性及便于维护等目标出发,提出继电器组合步进电路的最优逻辑设计方法,以逻辑关系图为工具,将得电优先型与失电优先型两种设计原则相结合,实现了五类继电器组合步进电路的逻辑设计并给出继电器的通用逻辑式,这些电器的均能实现全自动,半自动及预停等基本控制功能,通过断续控制系统仿真器实验证明,本设计方法是有效的。     

一个实用的VLSI电路故障模拟器

在集成电路的计算机辅助设计过程中,故障模拟是验证、产生测试码和生成故障字典的重要部分。本文介绍了VLSI-CAD系统中的故障模拟系统,该模拟系统采用同时模拟的方法。模拟的对象为以晶体管级、门级、功能级描述的电路。除了用标准库中逻辑元件定义的电路外,还允许用户自己定义功能块或子电路。在算法的实现上,对超故障表的运算和存贮单元的分配采取了合理的处理方法。该系统是在VAX-11/750机上用C语言实现的。实践的结果表明,该系统具有通用性强、效率高、容易扩充逻辑元件和信号状态等优点,是一个可用于VLSI电路的实用系统。     

数字电路与模拟电路混联的统一求解法

提出了数字ＶＬＳＩ的布尔逻辑变换成函数逻辑的一种新方法．由于采用了数字电路和模拟电路同时变换成函数逻辑求解，因此使得数字模拟ＶＬＳＩ能准确、简单求解，同时也使数字电路与模拟电路的求解统一了