一种有效降低扫描结构测试功耗的方法

提出了一种有效降低扫描测试功耗的设计方案.通过增加逻辑门结构来控制测试向量移入阶段扫描链上触发器翻转向组合逻辑电路的传播.同时,设计了时序优化算法以保持电路其他性能不发生大的改变.实验结果显示:通过采用ISCAS89基准测试程序进行分析,优化前无用动态功耗值约占总功耗的19.84%,优化后整体测试功耗降低约23%,有效地降低了无用动态功耗,并且此方案容易在已有的设计流程里实现.     

一种基于改进RAS架构的SOC测试方法

为了同时解决目前SOC测试工作中面临的测试数据量、测试功耗、测试时间三方面的难题,提出一种基于random access scan架构的SOC测试方法.该方法通过改进扫描单元的结构,减少了硬件开销,同时利用列地址信号来控制测试过程,减少测试数据量和测试时间.在ISCAS'89基准电路上进行的实验表明,该方法与传统的串行扫描技术相比,平均数据压缩率可以达到55%,测试速度提升2倍以上,同时,其测试的平均功耗几乎可以忽略不计.     

典型低功耗无线智能设备的一般功耗模型

低功耗无线智能设备数量正在急剧增长,研究其功耗影响规律有助于优化设备的电源模块,还能为自供电设备提供基本的设计指导.开发了一种典型无线低功耗蓝牙设备,根据无线设备的工作特征定义了无线数据吞吐率及工作占空比两个基本参数,建立了基于上述基本参数的一般功耗模型.通过所搭建的功耗测试平台测量了上述蓝牙设备在不同工作条件下的平均功耗值,实验结果验证了理论模型.研究结果在低功耗无线设备的功耗分析和优化方面有一定的指导意义.     

一种时间优化的NoC低功耗测试调度方法

基于NoC重用的测试方法由于受到channel等资源的限制,测试调度问题变的非常复杂.为此提出了一种测试调度方法,综合考虑时间和功耗因素,在所有核并行测试时间最短的前提下,选取总体测试代价最小的I/O端1:2位置和IP核调度顺序.实验结果表明,本方案有效地降低了NoC的总体测试时间和功耗,提高了并行测试效率.     

一种低功耗低相位噪声的压控振荡器设计

就压控振荡器设计中如何实现低功耗和低相位噪声的问题,提出了一种改进型自开关偏置设计方法,在减小尾部偏置晶体管闪烁噪声的同时,抑制了负阻管1/f噪声的变频转化,有效地改善了带内相位噪声;同时采用线性区偏置和电流复用,实现低电源电压供电和低功耗,电路采用0.18μm标准CMOS工艺实现。通过对线性度、噪声和功耗的仿真测试,结果显示了设计的正确性。     

低功耗测试研究进展

随着CMOS器件进入纳米时代,测试时产生的功耗大大超过系统正常工作时的功耗,测试功耗已成为影响芯片设计的重要因素,芯片测试时的低功耗技术也已经成为当前学术界和工业界的一个研究热点.文章首先介绍了低功耗测试技术的基本概念,分析测试中的静态功耗和动态功耗;其次,分类介绍目前常用的测试功耗控制技术;然后,对研究热点的变化和技术发展的趋势做出说明.     

基于遗传算法的组合电路最大功耗估计

用遗传算法来选择具有高功耗的输入模型,对电路进行仿真,实现组合电路的最大功耗估算。同时给出了基于统计的逻辑模拟最大功耗估计方法。基于ISCAS85基准电路的仿真表明,该方法在大规模门数时具有明显的优势,估算精度较高,且计算时间基本上电路逻辑门的线性关系。     

可测试性设计中的功耗优化技术

降低测试期间的功耗是当前学术界和工业界新出现的一个研究领域。在可测试性设计中进行功耗优化的主要原因是数字系统在测试方式的功耗比在系统正常工作方式高很多。测试期间功耗引发成本增加，可靠性降低，成品率下降。首先介绍低功耗测试技术中的基本概念和功耗建模方法，分析测试过程中功耗升高的原因，对已有的几种主要的降低测试功耗方法进行详细分析，最后给出一种高性能微处理器的真速低功耗测试方法。     

功耗优先的NoC通讯架构测试方法

文章提出了一种针对片上网络通讯架构的测试方法,该测试方法可以测试路由器各端口以及各条链路;其主要目标是优先考虑降低测试NoC通讯架构过程中所产生的功耗,还可避免局部热点的产生。文中方法根据片上网络中各通讯节点的不同位置,合理地安排测试数据包的转发方式,以减少测试过程中复制转发数据包的数量,从而达到降低测试功耗的目的。实验结果表明,这种方法在提高测试效率的基础上,有效地降低了NoC的测试功耗。     

基于WDC结构的低静态功耗Cache设计

基于片上cache占处理器芯片功耗的比重越来越大,提出了一种新的路衰减cache(Way-Decay Cache,WDC)结构．该结构通过门控Gnd技术来动态地关闭或开启部分cache路,使得cache结构可以在低功耗配置和正常配置之间切换,从而达到降低静态功耗的目的．与现有的低功耗cache结构相比,附加的逻辑少,实现简单,具有硬件的可实现性．试验结果表明,该结构可以降低cache的功耗,同时对cache整体的性能影响很小．     

Localizing Test Power Consumption for Scan Testing

IntroductionScan design makes test generation of the circuit be thatof a combinational one . However , scan testing needs toscanin values of all scanflip-flops for eachtest patternthatcan make the test application cost and test powerconsumption prohibitively high. Test data volumecorresponding to scan testing is also large compared withthat of a non-scan circuit . The circuit can be burn out iftest power consumptionis toolarge during test application.Test data volume is also very i mportant f…     

布线约束下的低功耗扫描测试

分析了扫描测试过程中功耗产生的原因,研究了扫描触发器跳变对内部组合逻辑锥的影响,并对其进行建模,将计算得到的影响函数值作为扫描链重排序的依据.然后,基于扫描链结构的特殊性,分析了布线约束对扫描链重新排序的影响,并将布线约束简化,提出了一种同时兼顾低功耗和布线约束的算法.该算法不需要迭代,通过一次运行即可得到扫描链重排序的结果,在保证后端设计可行性的前提下,尽可能减少了高影响值扫描单元上的跳变次数,实现了对扫描测试功耗的优化.基于电路测试算例以及ISCAS89基准电路集中的电路s298和s5378,进行了仿真实验,结果表明:所提算法可以使扫描测试功耗降低12%,对故障覆盖率以及测试时间没有任何影响,而且不需要任何硬件开销,可应用于芯片的量产测试.     

Improved Data Compression Scheme for Multi-Scan Designs

This paper presents an improved test data compression scheme based on a combination of test data compatibility and dictionary for multi-scan designs to reduce test data volume and thus test cost. The proposed method includes two steps. First a drive bit matrix with less columns is generated by the compatibilities between the columns of the initial scan bit matrix, also the inverse compatibilities and the logic dependencies between the columns of mid bit matrixes. Secondly a dictionary bit matrix with limited rows is constructed, which has the properties that for each row of the drive bit matrix, a compatible row exists or can be generated by XOR operation of multiple rows in the dictionary bit matrix and the total number of rows used to compute all compatible rows is minimal. The rows in the dictionary matrix are encoded to further reduce the number of ATE channels and test data volume. Experimental results for the large ISCAS 89 benchmarks show that the proposed method significantly reduces test data volume for multi-scan designs.     

基于拉普拉斯变换技术的配电网概率潮流算法

由于分布式光伏电源接入地区配电网后,其随机性和相关性使得潮流变化具有一定的不确定性,因此针对光伏电源及波动负荷的不确定性,提出了一种基于拉普拉斯变换技术的半不变量法配电网概率潮流计算.通过拉普拉斯变换特性利用半不变量有效估计随机变量的概率密度函数或累积分布函数,进而描述含分布式光伏电源接入配电网的随机变化情况.为了验证组合半不变量和拉普拉斯变换技术,将仿真结果与蒙特卡洛模拟和基于最大熵原理的半不变量方法进行比较.IEEE-33节点算例表明所提方法具有较高的计算精度和较快的计算速度,与基于最大熵原理的半不变量法相比计算负担更低.     

适应多元源荷接入的配电网两阶段灵活性提升优化方法

配电网灵活性提升优化过程中易受不均匀电压、强磁场、电流效应等问题的干扰，灵活性提升效果不明显。为了解决上述问题，提出适应多元源荷接入的配电网两阶段灵活性提升优化方法。该方法首先采用瞬时功率平衡算法保证配电网达到三相平衡状态，其次通过无功出力与有功损耗的输出特点实现配电网的无功规划，有效地提高配电网运行质量，降低网损。最后采用多元源荷接入的两阶段提升优化法提升配电网的灵活性，第一阶段基于灵活性三指标与多源源荷供给特性构建灵活性提升优化模型，第二阶段考虑配电网灵活性指标的概率平衡性，并采用线性转换算法对模型求解，完成配电网灵活性提升优化。试验结果表明，所提方法的网损率小，净负荷波动曲线小，计算时间短，配电网分布式电源接入的灵活适应性强。可见通过灵活性优化调度，可以有效提升含分布式电源配电网的灵活性，提高配电网接纳分布式电源的能力。     

飞机电源性能参数测试系统的误差分析与处理

介绍了基于VXI总线的飞机电源性能参数测试系统,对系统中存在的粗大误差、随机误差、系统误差进行了分析。通过若干次采样、数据处理,找到了相应的处理方法,并在实践中进行了运用。实验证明,该误差处理方法对提高飞机电源性能参数测试系统的精度是有效的。     

老旧变电站备用电源自投装置的一次误动作分析

阐述了备用电源自动投入装置的动作逻辑,分析了备用电源自投闭锁回路的重要性,通过对金胜变电站的一次10kV备用电源自投装置误动作的回顾,探讨了在老旧变电站取消主变保护跳分段开关回路后,使得主变保护不能闭锁备用电源自投的原因,并结合实际提出了整改方案。     

直流供电系统在城铁试验线中的应用

详细介绍了城市铁路试验线直流供电系统的组成,并针对系统逻辑控制及保护进行分析与论证,从而解决了四个变电站同时或分别向三条大型试验线提供不同种类电压的技术难题,最大限度满足了城市铁路机车车辆调试需要。     

复合电源蓄能修井机能量管理策略

针对网电修井机在使用时由于井场供电限制导致的变压器过载、井场短时停电以及下放作业能量浪费等问题,提出了以复合电源作为电动修井机的蓄能器,对修井机的输出功率进行补偿,并针对修井作业工况的特殊性,设计了一种基于局部优化的逻辑门限控制策略。利用MATLAB/Simulink建立主要部件仿真模型并对典型工况进行仿真。仿真结果表明,所设计控制策略能够对各动力源的能量进行合理分配,超级电容的高利用率能够更加充分地发挥其优势,降低蓄电池能量流通与功率输出幅值,延长了蓄电池使用寿命。