基于FPGA的8位加法器原理图和文本设计法

介绍了8位加法器的两种设计方法原理图设计法和VHDL文本设计法,从而比较出两种方法的优劣,更好的选择设计方法.     

16位超前进位加法器的设计

电子计算机是由具有各种逻辑功能的逻辑部件组成的,加法器就属于其中的组合逻辑电路。如果对传统的加法器电路进行改进,在超前进位链的基础上,用一种新的超前进位链树的设计方法不仅可以克服串行进位加法器速度低的缺点,也可以解决单纯的超前进位加法器带负载能力不足等问题,从而在实际电路中使加法器的运算速度达到最优。根据这种理论,可以推导得到最优的任意位加法器。     

基于SOC技术的串行通信接口设计实例

基于SOC(System On Chip)技术,利用QUARTUS II软件和VHDL语言设计开发具有奇偶校验功能、数据位和波特率可调的串行通信接口。该接口内置异步接收和发送模块,易于移植至其它SOC系统使用,可减少设计者的工作量。本设计采用VHDL语言描述,并通过了仿真验证。     

基于DMF的伪码捕获方法研究

本文对伪码的捕获方法串行搜索法和匹配相关法进行了研究,在分析理论的基础上,根据仿真结果,采用VHDL语言,设计了一种基于FPGA的数字匹配滤波器。     

基于LabVIEW的串行进位加法器演示课件设计

计算机组成原理课程中,加法器是讲解ALU部分的重点,理解加法器的工作原理对学生理解CPU加、减、乘、除运算非常关键,而学生往往对该部分内容一知半解,本文根据平时教学的实际情况,设计了一个串行进位加法器演示课件,以帮助学生理解ALU的工作原理。     

基于FPGA的高速浮点加法器的实现

为降低设计成本、缩短设计周期、提高可移植性,设计并实现了基于CycloneIII型FPGA单精度32位浮点加法器。该加法器采用VHDL语言描述,流水线结构,符合IEEE754单精度浮点表示格式和存储格式。经过QuartusII、MATLAB和Model-SimSE进行联合仿真结果表明,系统的运行精度可以达到10-8数量级,同时该设计可参数化、可作为独立的子系统应用于其他数字信号处理领域。     

基于FPGA的UART设计

UART是一种目前广泛应用的短距离串行传输接口,常用于短距离、低速、低成本的串行数据通信。而现在大部分的集成电路UART芯片成本高、电路复杂、可移植性较差,本文基于FPGA器件设计,使用VHDL将UART的核心功能集成,使整个系统更加紧凑、稳定,且可移植性强。     

基于FPGA的字串行FIR滤波器的实现

根据字串行算法,使用字串行加法器、字串行乘法器和延时器基本功能模块,构建了一种基于FPGA的字串行FIR滤波器.与传统的位串行方式相比,构建的字串行FIR滤波器提高了运行速度,减少了硬件消耗,可更好的协调速度与占用面积的关系.并通过几种5阶FIR滤波器实现性能的比较,得出字长N=2的字串行FIR滤波器具有最小的面积—时间积.     

基于IP内核的串行通信总线集成技术研究

随着计算机系统和微机网络的发展,串行通信在数据通信及控制系统中得到广泛应用,用VHDL语言来实现各串行通信总线接口芯片的功能,将多个串行通信接口集成到FPGA中,可降低其使用成本且提高系统集成度,具有很高的工程实用价值。本文在分析当前流行的主要串行数据通信总线的基础上,设计具体方法,将UART、SPI、IIC三种总线接口集成在一个IP内核里,经过仿真试验,验证了该集成技术实现了数据的无差错传输。     

基于VHDL语言的八位时序奇偶校验器的设计

本文介绍了数据传输中经常用到的校验方法——奇偶校验,给出了串行通信校验需要的八位时序奇偶校验器的VHDL设计原理。并利用Altera公司的Max PlusⅡ集成设计环境完成了该校验器的VHDL源代码输入和仿真测试。     

基于CPLD的相机调焦控制系统的设计

介绍一种基于CPLD的多光谱数字遥感相机调焦控制系统的设计方法。使用VHDL硬件语言作为CPLD的输入方式。重点介绍了串行接收模块,控制模块的设计方法。经过仿真验证了该系统可以完成相机调焦的功能。该设计也可提高系统的可靠性和稳定性。     

基于FPGA的流水线珠算加法器设计

在图像处理、数字信号处理等领域需要用到大量加法运算,加法器运算性能对整个系统影响重大。根据操作模型原理,采用珠算算法设计了一个流水结构的并行高速硬件加法器,并在Xilinx Virtex-II的FPGA上实现了设计方案。在FPGA上集成8个处理单元完成并行计算,处理单元运用流水线结构,提高运算频率,并采用数据调度模块解决流水线上“数据相关”问题。仿真结果表明,32位珠算加法器平均运算仅需0.712ns,其速度是32位串行加法器的8.771倍,是32位并行加法器的1.588倍。这对于进一步优化实现硬件乘法器,甚至最终实现硬件除法器提供了研究空间。     

基于LabVIEW的虚拟实验的设计和实现

在LabVIEW软件中设计了一个虚拟实验平台,并实现了八选一数据选择器实验、四位串行加法器实验、用MSI实现组合电路实验、JK触发器实验等一系列实验.通过对虚拟实验平台的网络化,在互联网上任一终端输入服务器的URL地址即可进行远程实验.     

基于FPGA的8路RS232信号转换

为了提高工作效率,节省系统资源,解决I/O引脚不足问题,提出了一种基于FPGA的多路异步串行数据接入和复用的设计。该设计使用VHDL硬件描述语言,对UART接收和发送模块、时分复用模块在Xilinx ISE环境下进行设计与仿真,实现了将8路RS232信号转换为1路LVDS信号的功能,使其可以接入图像处理硬件平台进行处理。     

基于FPGA的时钟采样帧发生器设计

在串行通信中,为使系统具有灵活的可编程性和可移植性,减小系统体积,降低开发成本,详细地描述了一种时钟采样帧发生器总体结构。结合FPGA特性和VHDL语言,对时钟采样帧发生器各组成模块进行了接口定义,同时在ModelS im SE中进行了功能仿真验证。圆满完成了基于FPGA的时钟采样帧发生器IP核设计。通过实践表明,设计的时钟采样帧发生器IP核可靠易用,可扩展功能强,满足了实际应用系统的技术要求。     

基于半动态电路的32位高性能加法器设计

描述了一种采用半动态电路的32位高性能加法器的设计.设计中改进了现有稀疏树结构中的输出进位逻辑,在此基础上,设计了一种容偏斜多米诺和静态电路相结合的半动态电路,以及相应的多个控制时钟的时序策略.根据几种不同的加法器负载驱动情况,分别设计出不同的电路尺寸.采用SMIC 1.8V0.18μm CMOS工艺,在不同条件下的仿真结果表明,加法器电路取得了良好的性能.     

JPEG 2000标准下二维离散小波变换高速VLSI结构设计

提出一种基于JPEG 2000标准下的二维离散小波变换高速VLSI结构,实现了提升离散小波变换.VLSI结构包含2个行滤波器、2个列滤波器和3个存储器模块;每个滤波器包含2个加法器和1个右移位除法器.行和列滤波器并行工作,整个结构的流水线设计方法增加了硬件资源利用率,加快了变换速度.二维离散小波变换结构已经过VHDL行为级仿真验证,并可作为单独的JPEG 2000 IP核应用于各种实时图像/视频芯片中.     

4个加数的并行加法器及扩展接口的研究

算术逻辑运算单元(ALU)决定着中央处理器(CPU)的性能,而加法器又决定着ALU的性能.为了提高CPU的性能,文章提出了一种4个加数的并行加法器及其接口扩展的研究方案,论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想;最后,采用MAX+PLUSⅡ对设计电路进行了模拟验证,实验结果说明了所提加法器的设计合理性.