1553B总线和CAN总线信息转换技术中的异步FIFO设计

分析了如何在FPGA中设计一个可靠性较高的异步FIFO实现高速4 Mb/s的1553B总线和1 Mb/s的CAN总线互连转换.介绍了格雷码作为异步FIFO读写指针的方法,并详细给出了降低亚稳态发生概率的措施.该异步FIFO满足系统实时性要求.     

FIFO电路在液晶显示控制器中的应用

在分析液晶显示（LCD）控制器总体结构的基础上,阐述了用异步FIFO（先进先出）电路来解决显示存储器的并发访问和异步时钟域问题．给出了FIFO电路结构,并对其工作原理进行了分析．为减小亚稳态的出现几率,提高电路的工作稳定性,提出了两种方法来优化FIFO电路．一是用格雷码代替二进制编码,因为格雷码在任意两个相邻的数之间转换时,只有一个数位发生变化,这样可以有效缩短过渡周期．二是用两级触发器来同步输入的异步信号．FIFO电路使用VerilogHDL语言实现,并用Modelsim进行仿真．该设计已经成功运用到一款针对手持设备应用的LCD控制器中,测试结果表明该控制器工作正常,画面稳定、清晰．     

FPGA内部时钟系统间的FIFO数据接口

在现场可编程逻辑芯片的设计过程中，不同模块之间的数据接口，尤其是不同时钟系统的各个模块之间的数据接口是系统设计的一个关键．用异步FIFO模块来实现接口，接口双方都在自己时钟的同步下进行工作，它们之间不需要互相握手，只需跟接口FIFO模块进行交互就可以了，即向接口FIFO模块中写入数据或从FIFO模块中读出数据．用这样一个缓冲FIFO模块实现FPGA内部不同时钟系统之间的数据接口，使设计变得非常简单和容易．所用的FIFO接口是XILINX公司提供的IP核，经过充分测试和优化，系统运行稳定，占用的FPGA内部资源也非常少。     

基于FPGA的异步FIFO设计与实现

随着现代数字电路系统密度和规模的不断扩大,一个系统中通常会包含多个时钟,因此不同时钟之间的数据传输成为亟待解决的问题.而一种可靠易行的解决方案就是异步FIFO.异步FIFO需要非常严格的多时钟技术,难以作出正确的设计合成和分析.本文提出了一种利用格雷码作为读写地址计数器的异步FIFO的设计方法,有效的避免了数据在不同时钟时间传输时遇到的亚稳态问题.并给出了综合仿真结果.     

基于异步FIFO的多时钟域同步技术研究

针对数字集成电路多时钟域通信过程中多时钟域之间的亚稳态现象,分析了几种同步器在集成电路异步设计中的应用．采用基于格雷码技术和保守报告策略的异步FIFO法设计多时钟域信号同步器．仿真验证结果表明该方法能使电路实现既定功能并提高其可靠性．     

图的L(dm,1n)-标号

将图的L(d，1)．标号问题推广到L(d^m-，1^n-)-标号，并将其转化成该图的m-方图的L(d，1^n-)-标号．给出了求一般简单图的L(d，1^n-)-标号的两种算法．     

一种低功耗异步FIFO在ASIC中的设计

为解决PCI视频采集卡中跨时钟域数据准确传输的问题,提出一种低功耗的异步先进先出(First In First Out,FIFO)存储器模块的实现方案.为适应大量的视频数据猝发传输设计一种宽为36位、深为256的异步 FIFO,基于低功耗设计思想,使用格雷码地址编码以有效抑制亚稳态,增加了门控时钟电路.该模块已经过测试...     

异步电动机的无功就地补偿电容量确定

通过对异步电动机功率因数、效率等运行特性的分析，作出一组在应于不同补偿深度(功率因数)下，异步电动机在各种负载率情况下运行所需无功补偿容量曲线．通过分析。论述了异步电动机无功就地补偿电容量按电动机额定功率的0．2～0．3倍确定是合适而又经济的．     

一类特殊de Bruijn有向图的谱

分析了一类特殊de Bruijn有向图-B(2，n)的结构，获得了B(2，n)的谱．B(2，n)的特征值为0与2，且它们所对应的重数分别为2^n-1与1．     

基于FPGA的高速异步FIFO存储器设计

 介绍异步FIFO存储器应用及其结构,详细分析了异步FIFO的标志逻辑设计及亚稳态的消除,提出了一种基于FPGA芯片利用格雷码对地址编码解决异步读、写时钟问题的思路及方法,并给出了VHDL程序.该方法具有高速、可移植性强、工作效率高的特点,在数字系统设计中具有一定的意义和应用价值.     

康托集的同胚映射欧氏空间的连续映射

康托集分解为2^n个分离闭子集C=C1∪C2∪…C2n,则存在f：C→C满足,同胚映射f：Ci→C2n-1＋ix〈Y∈Ci,f（x）〈f（y）或x〈y x∈Ci y∈Ci,f（x）〉,f（y）i=1,2…2^n-1 f：C2n-1＋j→Cj x〈y x∈C2n-1＋j y∈C2^n-1＋j f（x）〈f（y）或f（x）〉f（y）j=1,2…2^n-1,f ：E^n→E^n,n〉m≥1 f连续映射．至少有不可数多个反极点Pα—Pα α∈A A不可数．f（Pα）=f（-Pα）．     

一类APN幂函数的Walsh谱及其应用

设n≥3为一正奇数,令d=(3n+1)/4+(3n-1)/2,则幂函数xd是有限域F3n上的几乎完全非线性函数,即APN(almost perfect nonlinear)函数。到目前为止,该APN函数的Walsh谱还未被确定。计算了APN幂函数xd的Walsh谱,并给出了所得结果的一点应用。     

异步FIFO设计

为了解决数字系统中多个时钟不协调的问题,采用可编程逻辑器件为平台设计了一款异步先进先出的数据缓存器,通过使用格雷码编码方式使得亚稳态发生的概率降到最低,最后使用Verilog HDL硬件描述语言在QuartusⅡ软件中仿真验证.     

Low Latency High Throughout Circular Asynchronous FIFO

This paper describes a circular first in first out （FIFO） and its protocols which have a very low latency while still maintaining high throughput. Unlike the existing serial FIFOs based on asynchronous micropipelines, this FIFO＇s cells communicate directly with the input and output ports through a common bus, which effectively eliminates the data movement from the input port to the output port, thereby reducing the latency and the power consumption. Furthermore, the latency does not increase with the number of FIFO stages. Single-track asynchronous protocols are used to simplify the FIFO controller design, with only three C-gates needed in each cell controller, which substantially reduces the area. Simulations with the TSMC 0.25 μm CMOS logic process show that the latency of the 4-stage FIFO is less than 581 ps and the throughput is higher than 2.2 GHz.     

基于CPLD的实时视频采集模块

设计实现了一个基于CPLD的实时视频采集模块.该模块采用SAA7111A增强型视频处理器、CPLD和FIFO芯片实现了视频的实时采集,为后续设备对视频的处理提供了有效数据.重点介绍视频模块接口的时序,并给出了相应的Verilog HDL代码.     

Fe3.84Ni5.57B0.69非晶合金的非等温晶化动力学研究

采用化学还原法制备出了超细Fe3.84Ni5.57B0.69非晶态合金。X射线衍射表明样品为完全非晶。利用差示扫描热分析在不同升温速率下连续加热测得该非晶粉末的热稳定性参数值,均随着升温速率的增加而增加,表明其晶化行为存在着显著的动力学效应。用多元非线性拟合法结合传统的Flynn—wall-ozawa法求取了晶化过程的晶化能E、频率因子A,并给出了可能的机理函数。得出最概然机理为：A-1→B-2→C,机理函数是f（a）1=1．5×[（1-a）^-1/3]^-1,f（a）2=n×（1-a）×[-Ln（1-a）]^n-1/n．     

两类具有最优代数免疫阶的奇变元布尔函数

奇变元的对称布尔函数中达到最优代数免疫阶的有且仅有两个：f0和f0＋1．在此基础上构造了两类奇变元的具有最优代数免疫阶,有较高代数次数,并且非线性度等于2^n-1-（n-1（n-1）/2）的平衡非对称布尔函数．