时钟抖动对ADC变换性能影响的仿真与研究

从理论上分析了时钟抖动(clock jitter)对模数变换器(analog-to-digital converter，ADC)的信噪比和无伪波动态范围(spurious free dynamic range，SFDR)等指标的影响．使用Labview在计算机上建立ADC仿真系统，并用Analog Devices公司的AD6644设计了两套电路，对采样时钟抖动不同的AD6644的变换性能进行实际测量，分析了实测结果，还进行了对比仿真实验，并和理论分析互相验证．结果显示时钟抖动严重影响ADC的SNR，采样频率越高，影响越大，但会改善SFDR．理论分析、仿真和实际测量的结果为高速、高精度ADC电路的设计和芯片选型提供了很好的参考．     

基于AD9912的快跳频综源设计

以DDS芯片为核心器件,利用FPGA控制,时钟分配器提供稳定频率输入,设计了一套快跳的频综源。针对项目中的指标进行具体芯片的选型,并对系统方案进行了论证。最后运用AD9912、AD9516等芯片完成了快跳频综源的系统搭建。     

一种用于多通道10 Gbit以太网接口的CMOS 3.125 Gb/s接收器

介绍了一种单片集成的3．125 Gb／s接收器的设计,它适用于IEEE 802．3ae四通道10Gb／s以太网接口．电路采用了多相时钟结构和并行采样技术以降低电路速度要求．电荷泵采用了常跨导偏置技术以降低环路对工艺、电源电压和温度变化的敏感度．时钟数据恢复电路采用1／5速率时钟降低振荡器的设计难度,时钟恢复的同时完成1：5解串功能,降低了电路功耗．电路采用0．18μm CMOS工艺设计和仿真,总体功耗为95mW,625MHz恢复时钟的输出抖动小于75ps,电路在3．125 Gb／s的数据率和各种工艺角下工作正确．     

用Matlab分析高速数据传输中的时钟抖动

提出了一种分析高速数据传输中时钟抖动的解决方案——Matlab方法．分析了高速数据通讯中时钟抖动产生的原因及对通信系统的影响，介绍了用TDS7000系列数字荧光示波器和Matlab捕获信号数据并随后对不归零制(NRZ)时钟信号进行简单抖动分析的方法，完成了高速数据通信中的时钟信号的采集以及时钟抖动的鉴定和分析．试验验证，本方法大大提高了抖动鉴定工作的精度和效率．     

基于Virtex-Ⅱ的时钟数据恢复电路的设计

高性能的通信质量要求高稳定性和高精度的时钟,然而在传输过程中不可避免会出现时钟的抖动.这些抖动就给传输带来了偏差,因此,对于时钟的恢复是非常有必要的.基于Virtex系列FPGA,设计了用于时钟数据恢复的电路,经验证该设计电路能有效地恢复输入的时钟数据信号.     

利用ADC测量皮秒量级时钟抖动大小及分布

研究了时钟抖动与正弦信号的采样序列之间的关系,并在正弦信号参数估计法的基础上,提出一种利用ADC采样测量皮秒量级的时钟抖动大小和分布的新方法．同时,还从理论上分析了参数估计误差和信号幅度噪声对测量时钟抖动的影响,并进行了仿真验证．结果表明,采用参数估计测量法测量时钟抖动,不但能够准确地测出抖动的大小,而且能够测出抖动的分布．     

宽带ADC低抖动时钟驱动电路的分析与设计

提出采用小信号模型对时钟驱动电路中由热噪声引起的时钟抖动进行分析,并提出采用多级准无穷负载差分放大器结构以有效地实现低抖动.通过Cadence Spectre RF的瞬态噪声仿真,可以得到时钟抖动值,在输入频率变化时将仿真结果与手工推导的结果相比较,推导的公式能较好地预测时钟驱动电路的时钟抖动.设计的时钟驱动电路达到了输入频率100 MHz、幅度为480 mV下时钟抖动仅为193 fs,可以应用于高性能模数转换器.     

时钟抖动和相位噪声关系的研究

时钟的抖动和相位噪声是衡量时钟综合性能的最主要的指标，但是有关这2个指标之间的关系论述很少，明确说明抖动和相位噪声的含义，而且通过建立典型数学模型对2个指标的关系作出了论证．同时引入例子说明抖动性能对A／D转换系统的影响，并举例说明抖动的测量值与计算值之间的区别和关系，说明时钟抖动和相位噪声是对时钟时序性能时域和频域的不同描述，它们之间存在着确定的对应关系．     

基于AD9517-1的高速时钟系统稳定性设计与信号完整性分析

本文以一个14位,转换速率250 MSPS的模数转换器(ADC)为信号终端,提出了一种提高高速ADC时钟电路稳定性的解决方案.方案使用AD9517-1作为时钟分配芯片,为芯片设计了一款中心频率250 MHz,相位噪声-98.7d Bc/Hz的三阶环路滤波器.信号输出性噪比(SNR)70.12 d B,时钟抖动282 fs rms,带宽496 fs rms.通过分析时钟信号的过冲和反射现象,对输出信号进行了基于低温共烧陶瓷工艺(LTCC)的微带线复数阻抗匹配和仿真.     

一种应用于时间交织模数转换器的低抖动延迟锁定环

设计了一种适用于时间交织模数转换器的低抖动延迟锁定环,实现了12相时钟输出和6倍频输出功能.论文提出了一种基于信号通路切换的鉴频鉴相器,有效减小了工艺、电压、温度等对延迟锁定环性能的影响,优化了环路的抖动性能.延迟锁定环采用65 nm CMOS工艺设计,芯片面积90μm×110μm,版图仿真验证其工作频率范围40~110 MHz,电路整体功耗1.6 mW,锁定时间小于1.2μs,均方根抖动为8.1 ps,可满足模数转换器对时钟的要求.论文所采用的切换型鉴频鉴相器,相比于传统的鉴频鉴相器,其输出时钟的均方根抖动减小了19.3 ps.     

基于HDMI视频信号接收的电荷泵PLL设计

介绍了一种实现HDMI中数字视频信号接收的方法,设计并实现了一种新的用于HDMI中像素数据和时钟信号恢复的电荷泵锁相环;通过V-I电路的改进降低了压控震荡器的增益,改善了控制电压的波动对压控震荡器频率的影响,从而减小时钟抖动;采用频率检测电路对输入时钟信号频率进行自动检测分段,可实现大的频率捕获范围,从而实现了对高达UXGA格式的数字视频信号接收;采用Hspice-RF工具对压控震荡器的抖动和相位噪声性能进行仿真,SMIC0.18μsCMOS混合信号工艺进行了流片验证,测试结果表明输入最大1.65Gbit/s像素数据信号条件下PLL输出的时钟信号抖动小于200ps.     

Verilog HDL modeling and design of 10Gb/s SerDes full rate CDR in 65nm CMOS

Phase locked loop （PLL） is a typical analog-digital mixed signal circuit and a method of conducting a top level system verification including PLL with standard digital simulator becomes especially significant. The behavioral level model （BLM） of the PLL in Verilog-HDL for pure digital simulator is innovated in this paper, and the design of PLL based clock and data recovery （CDR） circuit aided with jitter attenuation PLL for SerDes application is also presented. The CDR employs a dual-loop architecture where a frequency-locked loop acts as an acquisition aid to the phase-locked loop. To simultaneously meet jitter tolerance and jitter transfer specifications defined in G. 8251 of optical transport network （ ITU-T OTN） , an additional jitter attenuation PLL is used. Simulation results show that the peak-to-peak jitter of the recovered clock and data is 5.17ps and 2.3ps respectively. The core of the whole chip consumes 72mA current from a 1.0V supply.     

适用于4通道100 Gbps SerDes的两级架构正交12.5 GHz低功耗低抖动时钟发生器

为了缓解多通道SerDes中高频时钟信号在长距离传输中引入的噪声过大和功耗过高的问题,设计了一种应用于多通道的低功耗低抖动两级锁相环结构;同时为了进一步降低噪声性能,在第2级锁相环中设计了一种采样鉴相器。该设计将第1级LC振荡器锁相环产生的低频时钟信号（3.125 GHz）传输到各通道收发机后,将该信号作为第2级参考信号,再采用小面积的环形振荡器锁相环产生正交的高频时钟 (12.5 GHz),这种结构降低了高频时钟在片上长距离传输的距离,提高了收发机的时钟质量;此外该技术避免了使用高频缓冲器,降低了功耗。其中第2级锁相环通过无分频鉴相技术提高了第2级环振锁相环的噪声性能。该时钟发生器电路整体功耗为100 mW,第1级锁相环相位噪声拟合后为-115 dBc/Hz,第2级环形振荡器电路在1 MHz处相位噪声为-79 dBc/Hz,锁相环电路产生的时钟信号整体抖动为2.7 ps。正交时钟偏差在300 fs以内。相比传统时钟发生器,该设计性能有较大提高,功耗有明显降低,适合应用于100 Gbps SerDes中。     

一种基于累积分布函数的抖动测量方法

提出一种基于累积分布函数(CDF)的抖动测量方法, 以解决在测试高频时钟信号抖动中遇到的延迟器件不匹配、占用芯片面积过大和受高频振荡信号限制等问题。采用65 nm CMOS工艺完成了测试电路的设计和功能模拟, 模拟结果表明该电路可用于测量2.5 GHz时钟抖动值, 抖动测量精度达到1 ps。     

多数据通道高速互连背板平台的设计和实现

为了给软件无线电的研究提供一个测试平台，设计实现了一个多数据通道高速互连背板平台．背板平台包括传输母板、时钟分配板和数据通道交换板，并提供ADC，DDC，DSP，DUC和DAC单板接口．通过采用高性能芯片和合理的高速设计方法，实现了背板平台良好的传输误码率和时钟晃动性能以及多个数据通道的自定义总线形式．     

Modeling and nonlinear analysis of 14 bit 100MS/s pipelined ADC

In this paper,detailed models of 14-bit 100 MS/s pipelined analog-to-digital converter( ADC)are presented. In order to help design of ADC system,blocks for pipelined ADC and disturbance sources are carefully analyzed. Critical parameters,such as capacitor mismatch,clock jitter are proposed and simulated. The pipelined ADC system is divided into five parts,clock generator,sample and hold( S/H) circuit,multiplying digital-to-analog converters( MDAC),backend,and digital correction. These blocks introduce several interferences,which attenuate performance of pipelined ADC severely. Modeling and simulations of these disturbance sources are presented particularly. A new model of S/H is introduced. Results derived from simulations can supervise design and optimization of the ADC system.     

Testing Jitter on PLL Clocks Based on Analysis of Instantaneous Phase

A novel method based on the analysis of instantaneous phase is proposed to extract the jitter on phase-locked loops output clock. The method utilizes the Hilbert transform to extend the real signal of PLLs output into an analytic signal, and the implementation of Hilbert transform is based on the Fourier transform windowed with Hamming window. Then, the jitter of clock is extracted from the instantaneous phase of analytic signal. The experimental results of simulations validate that the proposed method can effectively extract the jitter on PLL clock, and it has better performance by comparing the sinusoidal jitter extraction results with the other methods.