低功耗CMOS集成电路设计方法的研究

目前，作为主流的集成电路设计工艺，已被广泛应用在集成电路的低功耗设计中。高性能、低功耗集成电路的设计方法已成为集成电路设计的一个焦点。本文主要研究了CMOS电路功耗设计的基本理论以及设计中的一些方法。     

基于STN-LCD控制驱动器的低功耗技术

基于一款超扭曲阵列液晶显示（STN—LCD）控制驱动器的专用集成电路（ASIC）的设计与实现,从功耗管理、时钟规划和总线仲裁三个方面阐述了低功耗系统规划方法;并分析了门控时钟、重定时和逻辑优化等低功耗技术在指令译码器、显示数据存储体等模块中的电路实现．上述方法对高性能的液晶显示控制驱动电路的低功耗设计具有重要的借鉴作用和参考价值．仿真结果表明经过功耗优化设计后的液晶显示控制驱动器的各个数字电路模块的功耗都大为降低．     

VLSI低功耗设计方法综述

分析了VLSI电路功耗的来源,阐述了VLSI电路物理层、逻辑层、结构层等不同设计层次的低功耗设计方法和VLSI高层次低功耗设计技术方法.     

用于无线传感网的低功耗集成电路技术

在传统集成电路(IC)的低功耗设计方法基础上,提出3种低功耗技术,并实现无线传感网传感器节点,作为实例验证。在系统级,提出联合编译技术的优化策略以及为无线传感网提供特殊低功耗模式的硬件架构。在电路级,基于集成电路算子设计方法学,考虑到在算法映射阶段时钟布局,提出时钟算子。以上技术均通过一个无线传感网传感器节点的低功耗设计实例来验证。测试结果显示,使用新提出的3种方法,在深度睡眠模式下,传感器节点芯片功耗为167μW,板级功耗可以达到1.035 mW。     

电路设计中实现低功耗途径的探讨

CMOS电路功耗主要由动态功耗决定的，文章分析了影响CMOS电路功耗的主要因素，同时指出了降低CMOS电路功耗的主要途径，并介绍了一些低功耗器件的设计方法和低功耗的设计技巧．     

低功耗数字系统设计方法

首先对集成电路的功耗来源进行简要的分析。在此基础上,按照不同的设计层次,分别介绍了系统层、寄存器传输层、版图层的各种主要的低功耗设计技术,重要分析了不同技术的基本思路和进一步发展的方向。最后,从整体设计流程的角度介绍了前馈型的设计方法,进一步指出高层设计层次中的低功耗设计方法和技术在未来数字系统功耗设计中的重要性。     

TTL与非门的改进和发展

数字集成电路的工作速度和功耗是两项重要的技术指标,普通TTL与非门电路尚不能满足高速度、低功耗的要求.因此,出现了各种改进电路的系列产品.国产TTL集成电路共有5个系列:T100、T2000、T3000、T4000和T000系列.对应的国际系列如表1所示.     

炮口感应装定引信电路低功耗设计

在分析炮口感应装定电子时间引信工作原理的基础上,结合炮口感应装定引信电路的工作特点,应用单片机对引信电路进行低功耗设计.采用低压供电、间断供电、独立高低频时钟在线切换,以及软件设计技术等方法来降低引信电路的总功耗.根据引信电路各模块的工作电流、电压及工作时间,估算整个系统的总功耗.结果证明该文方法满足引信电路的功耗设计要求.     

CMOS集成电路设计中的功耗优化技术

对近年来发展起来的ＣＭＯＳ（互补型金属－氧化物－半导体）集成电路的各种低功耗设计方法进行了分析和比较。阐述了在电路级、逻辑级、寄存器传输级以及行为级。算法级和系统级等不同层次上的功耗优化的理论和方法,并且对在各个层次上功耗优化所能达到的功耗改善的极限以及可改进的潜力作了进一步的探讨。     

一种低功耗时钟树综合的寄存器聚类方法

随着集成电路制造工艺的进步与芯片集成度的提升，对于低功耗芯片的需求越来越大.时钟网络功耗占芯片总功耗的 40%以上，优化时钟网络的功耗已成为高性能集成电路设计中最重要的目标之一.本文提出了一种新的寄存器聚类方法来生成时钟树的叶级拓扑结构，通过限制群组的扇出、负载和范围，对寄存器进行合理分组，减少了缓冲器的插入数目和总布线长度，有效降低时钟网络功耗.将该方法整合到传统的时钟树综合（CTS）流程中，在ISCAS89 基准电路上测试并分析其有效性.实验结果表明，该寄存器聚类方法在不影响时钟树最大延时的情况下，有效减少了时钟网络20%以上的功率耗散和20%以上的时钟偏移.