基于CCSDS标准的串行级联卷积码高速并行译码方法

针对CCSDS标准中串行级联卷积码（SCCC）的自适应编码调制方式的定义,分析比较了Log-MAP算法和基于乘性修正的Max-Log-MAP算法的译码性能和实现复杂度;提出了一种可支持多种编码方式的通用、低复杂度、高编码增益的并行译码方法.基于FPGA硬件平台进行原理验证,实现了一个可同时支持8种编码方式的高速并行、高吞吐量、低时延的SCCC译码器,译码器最高吞吐量可达300 Mbit/s.      

基于线段投影的ADMM-LP译码算法硬件实现

奇偶校验多胞体投影是交替方向乘子法（ADMM）译码算法中最为复杂的部分,复杂的投影计算使得ADMM译码算法复杂度较高且无高效的硬件实现方案。使用线段投影算法(LSA)计算校验多胞体投影可以省去复杂的排序和迭代操作,仅需进行简单的加减与比较运算,十分适合硬件实现。本文首先针对硬件实现对线段投影算法进行简化,并设计了完整的ADMM译码硬件实现方案,在FPGA中搭建了完整译码平台进行实验。实验表明：相较于已有的译码器,本文实现的ADMM-LSA译码器误码率性能基本一致,译码速度提高了30.6%,且在硬件资源消耗上有大幅减少,其中LUT资源使用量减少了40.3%,FF资源减少67.6%,DSP资源减少54.5%。     

一种改进的Turbo码译码算法及其FPGA实现

为有效降低Turbo码在硬件实现时的译码复杂度并减少其存储资源消耗,将现有Turbo码译码算法中Log-MAP算法和Max-Log-MAP算法进行融合改进,提出一种适于并行计算的改进Max-Log-MAP算法,即在译码计算中间参数的过程中,只将具有多个输入变量的max*(·)运算简化为取最大值的max运算,而对具有2个输入变量的max*(·)运算进行精确计算. 仿真结果表明,改进Max-Log-MAP算法的复杂度可以接近Max-Log-MAP算法,而性能接近Log-MAP算法. 将采用新算法的Turbo码编译码器在现场可编程门阵列(FPGA)上实现,并应用于低轨卫星通信系统(LED)中的,能在保证Turbo编译码优异性能的同时,获得较低复杂度和较低资源消耗,有利于减小卫星手持通信终端的体积,降低功耗.      

面向磁记录信道的原模图LDPC码译码器的FPGA设计

针对传统原模图低密度奇偶校验（low density parity check,LDPC）码在译码硬件实现中,由于采用随机扩展方式,导致数据拥塞和布线困难,继而产生译码延时和资源消耗的提高及吞吐量的下降问题,通过2步准循环扩展得到了适于硬件实现的码字结构,设计了一种面向磁记录信道的原模图LDPC码译码器。该译码器信息更新采用基于TDMP（turbo decoding message passing）分层译码的归一化Min-Sum算法使得译码器具有部分并行架构;同时为了降低译码时间及功耗,给出一种低资源消耗的提前终止迭代策略。硬件实现结果表明,该译码器的译码性能十分接近相应的浮点算法,在低资源消耗的前提下,工作频率可达183.9 MHz,吞吐量为63.3 Mbit/s,并可同时适用于多种原模图LDPC码。     

基于原模图LDPC码的联合信源信道译码器的硬件实现

采用FPGA(field programmable gate array)设计基于原模图低密度奇偶校验(low density parity check,LDPC)码的联合信源信道译码器,信道部分和信源部分都是由原模图LDPC码组成.在原模图LDPC码联合译码器的硬件实现架构中,通过2步循环扩展得到了适合硬件实现的准循环原模图LDPC码,译码器信息的迭代更新采用TDMP (Turbo decoding message passing)分层译码算法,采用的归一化最小和算法使得P-JSCD(photograph-based joint source and channel decoding)具有部分并行结构.最后,为了降低资源消耗和译码延迟,采用了提前终止迭代策略.基于FPGA平台的硬件实现结果表明,该联合译码器的译码性能非常接近相应的浮点算法,并且最大时钟频率达到193.834 MHz,吞吐量为24.44 Mbit/s.     

一种DVB-S2中低复杂度的LDPC编译码研究

针对第二代卫星数字视频广播标准（second generation satellite digital video broadcasting standard,DVB-S2）中低密度奇偶校验码（low density parity check codes,LDPC）的校验矩阵的存储结构特点,采用了改进的码字构造方法进行编码,进而用类似的方法推导出了校验矩阵,克服了仿真过程中的数据溢出现象。通过对译码算法的比较,采用了降低复杂度的最小和译码算法,并对不同码率的LDPC码的性能进行了仿真比较。从译码器的硬件实现角度考虑,提出用定点代替浮点表示,研究了译码迭代次数和译码器接收数据和译码中间变量的量化对性能的影响。仿真分析,该研究以很小的性能损失在存储量和运行时间等方面降低了译码器的硬件实现复杂度,进而降低了整个无线接收系统的延时和功耗,为硬件实现提供了理论依据。     

基于FPGA的WIMAX LDPC码译码器设计与实现

提出了基于TDMP-NMS算法的部分并行LDPC码译码器结构,其具有TDMP算法译码收敛快和NMS算法保持较好误码率性能下实现简单的优点.该译码器支持WIMAX标准中所有码长和码率LDPC码的译码.设计了一种基于桶形移位寄存器的重组网络单元,实现了对该标准中19种码长LDPC码译码的支持.采用一种适合于TDMP算法及其各种简化算法的动态迭代停止准则,使译码器能根据译码情况自适应地调整迭代次数.结果显示所提方案在提高译码器吞吐率的同时有效减少了译码器的硬件资源消耗.     

Turbo码的组合译码算法

针对Log-MAP,MAX-Log-MAP和SOVA这三种常用的Turbo码译码算法的计算复杂度与译码性能之间的矛盾,提出了一种Turbo码组合译码算法。通过把Log-MAP和SOVA这两个译码算法在译码过程中进行配比组合,能在少量降低译码性能的同时,有效降低译码复杂度,降低整个系统的译码延时,适用于对实时性要求较高的通信系统。     

一种基于LCC算法的新型RS码译码器

相比于传统的硬判决译码算法,RS码软判决译码算法能够获得更大的编码增益,但硬件实现较为复杂. 针对这一问题,本文在LCC软判决译码算法的基础上提出了一种改进型校验子算法,可在不影响译码性能的前提下大幅降低硬件复杂度. 仿真结果表明,本文设计的RS(255, 239)码η=3译码器,在BPSK调制下通过AWGN信道,相比于现有基于校验子的RS码译码器结构,硬件资源消耗减少20%. 采用SMIC 0.18 μm CMOS工艺实现,芯片面积仅为0.81 mm2.      

OFDM系统中Viterbi译码器的设计及FPGA验证

在对Viterbi译码算法进行Matlab软件仿真的基础上,综合考虑硬件开销以及电力线OFDM传输系统中FEC解码的具体要求,确定了Viterbi译码器的各个设计参数．为了提高译码性能和译码速度,提出了一种改进的回溯算法．整个设计用Verilog语言编写,采用FPGA技术,通过系统联调,验证了设计的合理性与可靠性．     

Turbo码SOVA译码器的系统仿真及性能分析

主要分析了3GPP标准中Turbo码采用SOVA译码器的译码性能.3GPP标准中给出了1/3Turbo码的编码结构和交织器设计方案,但未能给出译码方案.作者对帧长为4000bit的Turbo码,采用了SOVA译码器进行建模仿真.比较了SOVA译码器与MAX＿LOG＿MAP译码器译码的性能和实现复杂度.本文作者认为,从综合算法的性能、计算复杂度和时延等方面来考虑,SOVA译码器作为Turbo码的译码是一个比较好的选择.     

无线通信中压缩图像传输的信源信道联合解码

提出了一种应用于矢量量化信源的QPSK调制的信源信道联合解码的新方案．该方案在不改变原有传输系统中的Turbo Log—MAP译码器结构的情况下，通过重组图像的错误检测，反馈信源的信息来改变译码过程中译码器间传递的外信息，从而提高信道译码的纠错能力．实验表明，通过应用这种联合解码方法，至少减少了一个数量级的比特错误，而且使用较小的迭代次数就可以达到较高迭代次数的效果．这将大大减少译码的延迟，使得Turbo码的应用更为广泛．     

跳频系统中Turbo码译码器的FPGA实现

给出了跳频系统中Turbo码译码器的FPGA(field programmable gate array)实现方案.译码器采用了Max-Log-Map译码算法和模块化的设计方法,可以对不同帧长的Turbo码进行译码.在Xilinx公司的FPGA芯片xc3s2000-4fg676上实现了帧长可变的Turbo译码器.在帧长为1 024 bit、迭代5次条件下,该译码器时延为0.812 ms,数据吞吐量为1.261 Mbit/s.分别在高斯白噪声和部分频带噪声干扰两种信道环境中测试该Turbo码译码器的误码率性能,在部分频带噪声干扰中使用了AGC(自动增益控制),结果表明,AGC有效提高了译码器在部分频带噪声干扰下的性能.     

利用SC16C2550实现串行通信

介绍了通用异步收发器SC16C2550的特点及功能，给出了以SC16C2550为核心的串行通信模块的实例，讨论了SC16C2550内部寄存器的设置及CPLD译码的实现，并给出了硬件电路设计的原理图及相应的基于Turbo C的程序．该方案已经在PC／104计算机检测与开发装置中得到了应用，证明其能安全有效地实现数据的串行通信．     

TURBO编码在鲁棒数字水印中的实现方法

在典型的通信系统中,调制过程是数字信号加载在载波的幅度值、载波的频率或者载波的相位上。因此,可以把载体数据看成是一种广义上的传输载体,把水印信息看成是一般数字信息,那么水印的嵌入过程就是一个广义的调制过程。相应地,可以把水印的检测过程看成是一个水印信号的解调过程,就是从宿主载体数据中提取水印信号。Turbo码的译码性能在于循环迭代的译码结构,针对Turbo码译码复杂度非常高的缺点,提出了各种低复杂度的译码算法。为了解决在图像中嵌入大容量水印难度大的问题,设计并实现了一种新的基于TURBO编码的鲁棒性数字水印算法。从TURBO码的编码特征入手,实现了嵌入方式的选择、水印基本模型、水印算法具体的程序实现方法。在对鲁棒性数字水印的基本理论进行分析的基础上,有效地改善了TURBO码数字水印技术中鲁棒性能。     

光PPM通信的Turbo编解码及性能研究

介绍了Turbo码编码／解码概念,在对Turbo码译码器的结构及译码算法分析的基础上,以256时隙的PPM为例来对Turbo码的译码算法进行了推导,对没有采用纠错编码和采用了1／3码率Turbo码的光PPM系统的误码率(BER)进行仿真后的性能曲线比较,证明采用Turbo码的PPM系统性能远远优于未加纠错编码时的系统性能,Turbo码PPM系统的性能得到明显改善。     

QPP交织器的性能分析

为了提高高速并行Turbo译码的效率,Turbo码需要改进其内部交织器。QPP(Quadratic Polynomial Permutation )交织器是一种新型的基于置换多项式的确定性交织器,由于其操作简便,复杂度低,结构灵活,性能优良,成为近年来Turbo码交织器研究的热点。分析了QPP交织器的原理,通过实验验证了QPP交织器及其反交织器具有最大无争用特性,该特性可以有效提高高速分块并行Turbo译码的效率。仿真结果表明,QPP交织器还可以显著改善高速分块并行Turbo译码性能。     

体全息存储系统中新调制编码技术的研究进展

体全息存储系统的噪声特点决定了必然要引入纠错编码和调制编码技术。提出了一种具有新的编码结构的改进调制码：调制-阵列码;同时提出了与其相适应的软判决度量方法。在此基础之上综合调制码探测、软判决,阵列码纠错和Turbo码译码原理,形成了一种新的迭代译码算法。初步实验结果表明：在信道信噪比较低且有起伏,信道噪声参数不好统计的情况下,它能充分利用输入信号所包含的信息,获得较好的解码结果。