基于映像寄存器构建的实时操作系统内核

为提高系统实时性,缩短中断响应时间,提出了一种基于映像寄存器的操作系统内核实现方案。在分析实时操作系统中中断处理过程基础上,总结了影响系统中断响应时间的因素,给出了利用映像寄存器提高中断响应效率的方法。该方法利用处理器中提供的映像寄存器,将内核运行于映像寄存器上,用户进程运行在通用寄存器上,这样对于内核空间发生的中断可以免去保存上下文的开销。该方案成功用于CK520处理器平台上的μCOS-II实时操作系统中。实验结果表明,提出的实时操作系统设计方案在每个中断处理程序中可以平均减少执行54.97条指令。     

超长指令字DSP处理器的共享寄存器堆设计

共享数据寄存器堆设计是超长指令字DSP处理器实现的难点.它的访问延时成为处理器的关键延时之一.在一高性能超长指令字DSP处理器的设计中,通过对传统单周期读写寄存器堆的设计方案进行深入的分析和研究,优化关键路径,设计出双周期读写结构的寄存器堆.通过电路实现比较后证实,双周期方案在减少27%访问时间的同时减少23%的面积.     

多发射处理器的指令调度算法研究

RISC体系作为精简指令集计算机的兴起,使得多发射处理器的指令调度算法成为研究热点.本文从程序块划分和执行角度,讨论了多发射处理器的指令调度算法,介绍了几种局部指令和全局指令调度的影响力较大的算法.它们通过指令调度的优化,提高多发射处理器内部功能部件的执行并行性.本文还给出了进一步研究方向,构造多发射结构多处理器并行处理系统,实现处理器之间的并行技术和处理器内部的并行技术的整合.     

一种ARM存储模型的快速检测方法

针对ARM多核处理器存储模型正确性的快速检测问题,提出了一种利用时间序和悬空窗口的有界特性的快速检测方法,并实现了检测工具.该方法给出了ARM存储模型基于barrier的弱一致性模型的公理语义,通过定期扫描处理器的性能计数器获得访存指令操作间的时间约束关系.检测工具由随机指令发生模块、多核处理器性能计数器记录模块和结果分析模块3部分组成,它的低算法时间复杂度特性使其能够有效处理上百万行ARM访存指令程序.检测工具使用C++语言实现,可以在运行时动态调整指令流的长度参数,具有很好的扩展性.利用支持ARMMPCore的模拟器进行了实验,并用手工的方法在指令流执行序列中注入了几个错误,以验证程序结果是否违反ARM存储模型.实验结果表明,检测工具能够正确发现上述注入错误,检测方法和检测工具可以有效检测ARM多核处理器存储模型的正确性.     

基于信号机制的硬件多线程实现

目的研究基于可编程逻辑的32位MIPS流水线处理器应用硬件多线程方式的实现。方法首先描述了新的线程管理指令,以使处理器可以支持4个线程;其次通过编写硬件描述语言并进行相应的功能仿真以及后续的时序仿真,确保功能和时序的正确性;最后通过Xilinx ISE对Spartan3e芯片进行综合。结果综合结果显示在逻辑块中多线程占用了25%的开销,最大的部分来自于多个程序计数器、本地状态寄存器和线程切换的相关逻辑。结论通过功能仿真对比,发现4线程处理器的性能相比较单线程有很大提升。     

一种低功耗的多端口寄存器文件结构设计

为了降低寄存器功耗而不损失处理器性能,提出一种基于读写队列的多体寄存器文件结构(multi-bank register file,MBRF)。该结构使用多个寄存器体来分担多端口的访问压力,并且为每个寄存器体设置相应的读写队列;通过指令分解将读写操作缓存在队列中,从而消除多体结构潜在的访问冲突;采用组合和旁路2种分配策略,减少缓冲队列的长度和对寄存器的读写请求。该结构在一个四发射的超标量模拟器上进行评估。研究结果表明:整个寄存器文件最终节省了52%的功耗,而处理器的IPC损失仅为1.6%。与其他寄存器文件相比,基于读写队列的MBRF结构在多发射处理器应用中具有明显的优势。     

一种考虑防护措施的缓存可靠性评估方法

为了提高缓存单元的可靠性,在软错误防护代价和缓存可靠性之间进行均衡,提出一种基于马尔科夫链的缓存可靠性模型.首先,改进了现有缓存架构脆弱性因子AVF和生命周期分析方法;然后,将单粒子时空单比特和多比特翻转的非等概率特性进行综合分析,在缓存可靠性设计中加入诸如奇偶校验、单位纠错双位检错和交错布局等防护措施;最后,基于单粒子翻转时空累积效应和检错纠错防护策略,使用SPEC2000标准测试程序在Sim-Alpha仿真处理器上对该评估方法进行实验验证.结果表明:所提方法可较好地预测特定应用程序下的缓存可靠性;相比于传统的基于蒙特卡洛错误注入的方法,该方法时间开销更小,应用针对性更强.     

多发射处理器的指令调度算法研究

RISC体系作为精简指令集计算机的兴起,使得多发射处理器的指令调度算法成为研究热点。本文从程序块划分和执行角度,讨论了多发射处理器的指令调度算法,介绍了几种局部指令和全局指令调度的影响力较大的算法。它们通过指令调度的优化,提高多发射处理器内部功能部件的执行并行性。本文还给出了进一步研究方向,构造多发射结构多处理器并行处理系统,实现处理器之间的并行技术和处理器内部的并行技术的整合。     

支持指令预取的两级指令缓存WCET分析

随着嵌入式实时系统中硬件的不断发展,许多处理器具有两级指令缓存并且支持指令预取技术.指令预取技术能否在两级指令缓存结构中广泛应用,取决于两级指令缓存下支持指令预取的缓存最坏情况执行时间(WCET,Worst-Case Execution Time)能否被分析.目前虽然存在一些支持指令预取的缓存分析方法,但是它们都只能用于单层指令缓存,并不能用于多层组关联指令缓存WCET分析.通过扩展在两级指令缓存架构下缓存分析的支持指令预取的抽象语义,本文提出了基于抽象解释的支持指令预取的缓存WCET分析方法.本文分析指令预取对于L1指令缓存和L2指令缓存访存延迟和抽象缓存状态的影响,设计了支持指令预取的L1指令缓存和L2指令缓存访存延迟计算方法和缓存状态分析算法.本文实验中对不同的Benchmarks进行了分析,结果表明本文的支持指令预取的缓存WCET分析方法是有效的,在不同的指令预取度下,指令预取比没有指令预取的最坏情况下平均提升了19.3%的性能.     

IA-64中软件数据预取的优化

软件数据预取是一种有效的隐藏存储延迟的技术。IA- 6 4是支持软件数据预取和软件流水的 EPIC(显式并行指令计算 )体系结构。软件数据预取不是一种无损的技术 ,其引入的开销有时会降低程序的性能。提出了降低软件流水中数据预取开销的算法 ,利用旋转寄存器的特性合并具有相同类型的预取操作。在 ORC(open research compiler)中实现了此算法 ,并对 SPEC CFP2 0 0 0基准程序进行了测试。实验结果表明此算法有效减少了冗余数据操作的个数 ,提高了编译器的性能     

指令调度和寄存器分配的集成算法

指令调度对于充分发挥现代高性能RISC(reducedinstructionsetcomputer)处理器的指令级并行处理能力至关重要。基于扩展的装入延时体系结构模型,提出了在代码生成过程中针对表达式树的森林的局部寄存器分配和局部指令调度的集成算法。此算法以DLS(delayed-loadschedulingalgorithm)算法为基础,在保持了使用寄存器少,算法复杂度低的特点的同时,还为适应新的模型和提高效率做了以下扩展:1)通过记录变量内存值的改变信息,设置调度缓冲区解决了多表达式树指令调度的数据相关性问题;2)将调度范围由单个表达式树扩展到森林更有效地减少指令延时;3)通过对调度生成的指令序列的局部调整来处理store延时,有效地减少了由于共享资源而引起的互锁。     

面向按序执行处理器的预执行机制设计空间探索(英文)

面向按序执行处理器开展预执行机制的设计空间探索,并对预执行机制的优化效果随 Cache 容量和访存延时的变化趋势进行了量化分析。实验结果表明,对于按序执行处理器,保存并复用预执行期间的有效结果和在预执行访存指令之间进行数据传递都能够有效地提升处理器性能,前者还能够有效地降低能耗开销。将两者相结合使用,在平均情况下将基础处理器的性能提升 24. 07% ,而能耗仅增加 4. 93% 。进一步发现,在 Cache 容量较大的情况下,预执行仍然能够带来较大幅度的性能提升。并且,随着访存延时的增加,预执行在提高按序执行处理器性能和能效性方面的优势都将更加显著。     

面向按序执行处理器的预执行机制设计空间探索

面向按序执行处理器开展预执行机制的设计空间探索, 并对预执行机制的优化效果随 Cache 容量和访存延时的变化趋势进行了量化分析。实验结果表明, 对于按序执行处理器, 保存并复用预执行期间的有效结果和在预执行访存指令之间进行数据传递都能够有效地提升处理器性能, 前者还能够有效地降低能耗开销。将两者相结合使用, 在平均情况下将基础处理器的性能提升 24. 07% , 而能耗仅增加 4. 93% 。进一步发现, 在 Cache 容量较大的情况下, 预执行仍然能够带来较大幅度的性能提升。并且, 随着访存延时的增加, 预执行在提高按序执行处理器性能和能效性方面的优势都将更加显著。     

IA-64中软件流水失败的解决方法

软件流水是开发指令级并行性的重要方法之一.IA-64是支持软件流水的EPIC(显式并行指令计算)体系结构.通过对NAS Benchmarks和MediaBench中软件流水所需的寄存器进行分析,指出静态通用寄存器是导致软件流水失败的主要因素.提出了解决IA-64中软件流水失败的两种方法限制循环展开因子的启发式算法(RSU)和堆栈寄存器分配算法(SRA).RSU通过适当减小循环展开因子,增加了软件流水的成功率;SRA在静态寄存器和旋转寄存器之间达到了动态的平衡,提高了寄存器的利用率,更有效地提高了编译器的性能.     

一种嵌入式硬件多线程处理器的研究

提出了一种基于同时多线程技术的硬件多线程处理器设计.通过处理器内部的硬件机制来完成对多线程的调度管理,实现基于硬件的时间片轮询多线程调度机制.最大程度地减少操作系统中关于线程调度的开销,提高处理器执行多用户线程时的整体效率,简化了用户在多线程条件下的编程复杂度,增强了多线程运行环境下处理器对线程的保护.     

一种保障实时系统时间约束的处理器指令扩展

采用软硬件协同技术,通过必要的硬件语义实现资源隔离,基于高效的任务调度保障不同关键级别任务满足时间约束,是当前混合关键系统设计的有效方法之一。本研究基于时序可预测的细粒度多线程处理器FlexPRET,扩展设计实现时序指令,并分别在硬件和编译器中添加对扩展指令的支持,使得程序在代码中对最大执行时间进行时序约束语义描述。实验评测表明,所实现的扩展指令可为用户提供更精细的时序控制。     

组合电路的随机检测长度分析

超大规模集成电路及所伴随问题的出现,在数据产生和检测方式有效性的分析方面再次引发了对随机检测的兴趣,即网络的输入采用随机方式,在实际应用中可采用线性反馈移位寄存器(LFSR)来产生输入向量。作者分析了在组合逻辑中测试长度与随机检测之间的关系,并讨论了用随机法测试延迟路径的能力。     

基于进程级虚拟机的软件防篡改方法

分析整理了进程级虚拟机(PVM)保护机制,并提出一种基于进程级虚拟机的软件防篡改方法.该方法将校验和哨兵技术及反调试技术以虚拟指令(VI)的方式融合进来,设计并实现了多种防篡改安全指令(TPI)和反调试安全指令(ADI),并基于哨兵环和随机化的思想植入源程序中.保证被保护程序的内部代码不遭到恶意篡改攻击,且程序在无损环境中执行.最后,通过原型系统VMGuards进行验证,实验结果表明VMGuards的保护粒度与保护后程序的执行性能开销之间能达到很好的平衡.     

基于CPU仿真器的汇编语言学习系统设计与实现

提出一种基于CPU仿真器的汇编语言学习系统设计模型和实现方法.该系统利用JavaBean组件技术实现CPU的仿真;结合多线程技术和锁机制实现组件的数据触发式调度机制,有效地解决了具有复杂关系的组件之间的调度运行问题,保证了微命令的有序执行;基于脉冲信号的事件触发机制,实现了微指令的单步调试;基于所设计的CPU仿真器指令系统,采用现代编译技术设计了一种汇编器,实现了CPU仿真器上汇编指令到机器指令的快速编译.与已有的汇编语言学习系统相比,本系统不仅在通用性、交互性等方面都有较大提高,而且能形象直观地展示虚拟寄存器等各个虚拟芯片的实时状态,记录对应的微指令流,从而更精确地监视汇编指令在CPU仿真器中的执行过程.     

简化CPU模型中微指令的分析和设计方法

简化CPU模型中主要包括算逻单元ALU,程序计数器PC,指令寄存器IR,数据寄存器DR,地址寄存器AR和指令译码器,这些部件对于微指令的执行起着至关重要的作用,而微指令流的顺序执行又导致了指令的执行,因此微指令如何构成以及如何执行就成了程序运行的硬件基础,从这个意义上说,微指令的分析与设计对于理解整个CPU的结构和功能至关重要。