LDPC码高速译码器的设计与实现

通过对LDPC码(低密度奇偶校验码)的迭代译码算法的分析,提出了一种同时能够对两个码字进行译码,使得译码器中的变量节点和校验节点交替被两个码字使用的译码器结构。该结构不仅适用于全并行结构的LDPC码译码器,也适用于目前广泛采用的半并行结构译码器。以此结构为基础,实现了一个长度为1008bit,改进半并行结构的LDPC码译码器。此结构能够充分利用现有半并行结构译码器的逻辑资源,将译码器数据吞吐率提高近一倍。测试结果表明,本文实现的译码器的有效信息速率达到45Mbps。     

LDPC码高速译码器的设计与实现

通过对LDPC码(低密度奇偶校验码)的迭代译码算法的分析,提出了一种同时能够对两个码字进行译码,使得译码器中的变量节点和校验节点交替被两个码字使用的译码器结构。该结构不仅适用于全并行结构的LDPC码译码器,也适用于目前广泛采用的半并行结构译码器。以此结构为基础,实现了一个长度为1008bit,改进半并行结构的LDPC码译码器。此结构能够充分利用现有半并行结构译码器的逻辑资源,将译码器数据吞吐率提高近一倍。测试结果表明,该译码器的有效信息速率达到45Mbps。     

面向新一代数字通信系统的LDPC码的译码算法研究

低密度奇偶校验(Low Density Parity Check,LDPC)码是第四代移动通信的关键技术之一,DMB-TH/T-MMB标准都将其列入信道编码方案.本文对LDPC码几种译码算法做了深入研究,并在仿真各种算法的基础上,比较其优缺点.     

LDPC码的译码算法

介绍了LDPC(低密度奇偶校验码)码的BP算法和基于BP的简化译码算法,并在AWGN(加性白高斯噪声)环境下进行了各自的仿真。通过误码性能和译码复杂度两方面的比较表明BP算法的性能更优越,但简化算法的复杂度相对来说有大幅的下降。     

LDPC码在无线通信中的应用

LDPC码的性能逼近香农极限，且描述和实现简单，译码复杂度低，可实行完全的并行操作。BP译码是LDPC码的一种主要译码方式，本文介绍了BP译码在无线通信中的一种应用方法——与均衡技术相结合的基本原理，并提出了一种基于MMSE均衡技术的线性LDPC均衡算法。     

基于原模图LDPC码的联合信源信道译码器的硬件实现

采用FPGA(field programmable gate array)设计基于原模图低密度奇偶校验(low density parity check,LDPC)码的联合信源信道译码器,信道部分和信源部分都是由原模图LDPC码组成.在原模图LDPC码联合译码器的硬件实现架构中,通过2步循环扩展得到了适合硬件实现的准循环原模图LDPC码,译码器信息的迭代更新采用TDMP (Turbo decoding message passing)分层译码算法,采用的归一化最小和算法使得P-JSCD(photograph-based joint source and channel decoding)具有部分并行结构.最后,为了降低资源消耗和译码延迟,采用了提前终止迭代策略.基于FPGA平台的硬件实现结果表明,该联合译码器的译码性能非常接近相应的浮点算法,并且最大时钟频率达到193.834 MHz,吞吐量为24.44 Mbit/s.     

基于DTMB标准的新型LDPC译码器实现

针对中国数字电视地面广播标准(DTMB),提出一种新的半并行结构的LDPC译码器.该译码器采用分层消息传递机制,与传统的泛洪传递机制相比,减少了迭代次数,提高了译码器吞吐率;同时,通过切割子矩阵的方法,进一步提高译码器的串行度,降低了译码器硬件资源的占用.最后,译码器采用了一种基于桶形移位器的交叉网络来传递数据,不仅降低了连线复杂度,而且在不改变硬件结构的情况下,可以同时支持DTMB系统三种码率的LDPC译码.     

LDPC码硬件仿真平台的FPGA实现

低密度奇偶校验(LDPC)码的误码平底现象一直是研究的热点.软件仿真评估LDPC码的纠错能力大约能达到200kbps左右的吞吐率,需要10h才能仿真到10-7水平.基于硬件加速技术的性能仿真能够大大加快仿真速度,可以比软件仿真快10000倍以上,使误码平底的实验研究成为可能.本文采用FPGA实现了LDPC码的硬件仿真平台,整个系统的吞吐率达120Mbps,使仿真速度大大提升.给出了硬件仿真系统的整体架构以及编码器,解码器,高斯白噪声产生器等主要模块的结构和资源消耗.     

有限状态机在嵌入式软件中的应用

简述了有限状态机的基本概念和传统理论,提出了利用有限状态机进行程序设计的基本思想,并结合实际应用给出了在大型复杂软件中的一种实现方法。     

非规则LDPC码译码改进算法及其DSP实现

为了降低非规则低密度奇偶校验(low-density parity-check,LDPC)码译码算法的复杂度,提出一种适合数字信号处理器(digital signal processor,DSP)实现的低运算复杂度、低误码平台译码的改进算法。该算法校验节点的运算采用修正最小和算法,外信息的更新采用串行方式,既保持了串行和积算法在有限迭代次数下译码门限低的优点,又降低了节点运算复杂度和误码平台。用定点DSP芯片实现的非规则LDPC码译码器的实测结果表明,该算法能以较低的实现复杂度获得低的误码平台和译码门限。     

移动多媒体广播系统中LDPC编码器的设计与实现

本文设计了一种符合移动多媒体广播国家标准中的信道编码解决方案,并进行了仿真,结果表明标准中的QC-LDPC码在AWGN信道中极低信噪比情况下仍具有较好的纠错性能.同时根据标准所采用LDPC码的特点,分析了QC-LDPC编码的FPGA实现方法,针对T-MMB标准中准循环编码矩阵特点,采用流水线技术和并行结构相结合的方法,使编码器在结构、存储空间和时序上得以优化,提高编码效率.实现上述基于T-MMB标准的LDPC实时硬件编码器,在实时性、资源利用率方面均达到了预期的设计要求,具有良好的应用价值.     

办公自动化系统中状态机工作流模型的设计和实现

根据有限状态机的基本原理,以一个办公自动化系统中的假期审批流程为例,来描述办公自动化系统中状态机工作流模型的设计和实现。     

一种低复杂度LDPC译码器的FPGA设计与实现

利用切比雪夫多项式良好的逼近性,提出了基于切比雪夫多项式拟合的BP译码算法,并将该算法在FPGA上进行了实现.该算法利用切比雪夫多项式拟合算法对传统BP算法中的复杂函数进行拟合,用少量的乘法和加法运算代替传统BP算法中的复杂函数.此外,调整得到的多项式系数,使其便于硬件实现.同时,提出一种基于移位运算的切比雪夫结构,减小因乘法器的实现带来的复杂度;并提出基于流水线设计的半并行结构,设计并实现了低复杂度的BP译码器.实验结果表明,相比于相关工作,这种结构能有效减少硬件资源.     

调频频段数字音频广播（CDR）标准的LDPC编码器设计

本文根据2013年颁布的中国数字音频广播（CDR）中LDPC码的校验矩阵结构特点,提出一种基于生成矩阵的编码方法。该方法将生成矩阵转化为块准循环结构,并行化处理编码算法的行与列操作;采用存储器调用的控制策略,实现CDR标准中四种码率编码,提高了硬件资源的利用率。在Xilinx 公司的FPGA平台上进行了该编码器的设计,联合了ModelSim和MATLAB仿真软件进行验证。结果表明,该设计方法具有资源占用较少、功耗低、编码准确率高等特点,其吞吐量约为400Mbps,达到了CDR标准的LDPC编码要求。     

基于串行消息传递机制的LDPC码译码算法研究

在介绍LDPC码概念和基于洪水消息传递机制和积译码算法的基础上,引入基于串行消息传递机制的LDPC译码算法.该串行译码算法可基于校验节点或变量节点一定的顺序进行消息处理和传递,保证更新的消息能够快速进入迭代过程,从而改善消息传递的收敛特性;同时充分利用消息间相互关联的特点,融合消息传递步骤,可以降低所需的存储容量.分析了两种串行译码算法的算法复杂度,证明基于校验节点的串行译码算法能在很大程度上简化译码复杂度,并对比洪水译码算法,在AWGN信道下进行了性能仿真,仿真结果表明两种串行译码算法都使译码性能得到明显提高.     

LDPC编码的FPGA实现

低密度奇偶校验码（简称LDPC码）是目前距离香农限最近的一种线性纠错码，它的直接编码运算量较大，通常具有码长的二次方复杂度．为此，利用有效的校验矩阵，来降低编码的复杂度，同时研究利用大规模集成电路实现LDPC码的编码．在ISE8．2软件平台上采用基于FPGA的Verilog HDL语言实现了有效的编码过程，为LDPC码的硬件实现和实际应用提供了依据．     

一种改进的多进制LDPC码的译码算法

提出了一种多进制LDPC码基于EMS的改进算法,从译码效率的角度分析计算复杂度.利用变量节点的可靠程度随迭代次数的增加而增加的特点,采用每个变量节点的非法校验值结合变量节点的最大伪后验概率来判断变量节点的可靠性,通过判断准则让一部分节点提前终止迭代,减少迭代过程中不必要的校验节点和变量节点的更新,从而降低复杂度,提高译码效率.对该算法在高斯白噪声信道,基于GF(4)有限域,码率0.5的规则LDPC码(8 192,3,6)进行了仿真,结果显示:改进的EMS译码算法相对传统的EMS译码算法,在误码性能上的损失极小(当误码率10-4时,信噪比损失大约0.05 dB),而且随着信道条件的改善,这种损失进一步减少,但计算复杂度大大降低,译码效率大大提高.     

基于闪存系统的多进制LDPC码译码研究

为了进一步提高闪存系统的可靠性,基于闪存系统的分级调制架构,提出了一种新的多进制LDPC(low density parity check)码译码算法?该译码算法引 入了预处理过程以纠正分级解调器输出的非法符号,通过变量节点和校验节点的迭代运算纠正由噪声干扰带来的错误符号?在迭代运算过程中,变量节点的更新条件设计为只有在不满足2个以上检验和的情况下,才更新该变量节点的符号;且在更新变量节点符号时,考虑到分级调制架构容易出现的相邻换位错误,以及噪声对各单元层次造成的不同影响,选择较有可能被发送的那个符号作为更新符号?仿真结果表明,提出的译码算法性能优于已有的译码算法;通过对比不同的变量节点更新条件得出,设计的更新条件具有更好的性能?