基于Wishbone总线结构的情景式IP核测试方案

随着集成电路技术的发展,IP核复用成为集成电路SOC设计的主流．该文通过对广泛应用于SOC设计中的Wishbone总线体系结构和国际上常用IP核测试方法的研究,提出一种基于Wishbone总线结构的情景式IP核测试方案．通过对该方案应用于实际项目后所产生实验数据的分析,证明这种IP核测试方案能大大降低系统层测试难度,加快系统层设计速度,并能显著提高测试激励效率和可观电路结构测试覆盖率．     

Wrapper扫描链均衡与系统芯片测试调度的联合优化算法

提出用于均衡Wrapper扫描链的交换优化算法以及用于测试调度的局部最优算法,这两种算法依据测试总线空闲率（IBPTB）指标,可从IP层和系统顶层对系统芯片（SOC）测试时间实现联合优化,进而使SOC的测试时间大大降低.为了验证两种算法及其联合优化性能的有效性和可靠性,对基于ITC’02国际SOC基准电路进行了相关的验证试验.针对p93791基准电路中core6 IP核,交换优化算法能得到比经典BFD（best fit decreasing)算法更均衡的Wrapper扫描链,在最佳情况下最长Wrapper扫描链长度减少2.6%;针对d695基准电路,局部最优算法根据IP核的IBPTB指标,可使相应SOC的测试时间在最优时比经典整数线性规划(ILP)算法减少12.7%.     

基于芯核的SOC测试调度

针对大规模SOC的测试问题，基于不同优先级、资源、芯核约束的SOC测试优化模型，引入了SOC测试调度用神经网络，同时利用试探性随机搜索技术对神经网络进行了改进．仿真结果表明，采用已改进的神经网络不仅能解决SOC的测试问题，而且能够在一个合理的计算时间内找到最优解，在解决SOC测试调度问题方面具有较优异的性能．     

一种时间优化的NoC低功耗测试调度方法

基于NoC重用的测试方法由于受到channel等资源的限制,测试调度问题变的非常复杂.为此提出了一种测试调度方法,综合考虑时间和功耗因素,在所有核并行测试时间最短的前提下,选取总体测试代价最小的I/O端1:2位置和IP核调度顺序.实验结果表明,本方案有效地降低了NoC的总体测试时间和功耗,提高了并行测试效率.     

系统芯片测试调度模型及其调度算法

系统芯片的设计是基于IP核的设计,整个芯片的测试包括各个IP核和粘合逻辑的测试.根据测试基准模型ITC02建立了系统芯片测试调度模型,该模型假定系统芯片的每个模块有若干个可供选择的测试资源,已知使用每个测试资源所完成该测试的时间和功耗.在最大功耗约束下,提出了一种通用的测试调度算法,并针对构造的基准电路,给出了该调度算法的实现结果.     

一种基于状态机的总线桥设计

随着半导体工艺技术的飞速发展,系统芯片SOC正逐渐成为集成电路设计中的主流发展趋势,基于IP重用的设计方法是提高SOC设计效率的有效途径。SOC设计通常采用层次化片上总线的体系结构,不同的IP集成在不同类型的总线上。为了实现SOC中集成在不同总线上的IP之间进行有效通信,可以采用设计总线桥的方法。文章提出了一种基于状态机的总线桥设计方法,设计结果通过了RTL功能验证。     

符合EHCI的USB2.0主机控制器IP核设计与实现

介绍了一种基于USB2.0协议,选用Wishbone总线接口的主机端控制器IP核的设计与实现.该设计以EHCI作为软硬件接口划分,支持高速(480 Mb/s)的数据传输,实现了DMA的自主控制、事务的动态调度以及数据跨时钟域的合理开销,达到减少SoC平台处理器的I/O负荷、提高传输效率与系统性能的设计目标;USBIP核的设计与系统软件开发同步进行,有效地验证了硬件功能,最终经FPGA平台与ASIC实现测试达到协议标准,可作为一个通用IP核系统集成.     

PCI总线目标控制器IP的设计

在芯片设计中采用IP(Intellectual Property)技术是IC设计发展到SoC时代的必然选择。建立IP库可以提高设计效率。在研究PCI总线规范的基础上,完成PCI总线目标控制器的功能描述和验证。从总体设计思路、各功能模块设计等角度对IP核的设计方法进行了介绍,并着重介绍了状态机的设计。结果表明,该IP核在功能和时序上符合PCI技术规范,达到了预定的目标。     

基于新颖MSM测试框架的IP核测试法

对SOCIP的测试方法进行了研究,提出了一种MSM（master slave monitor）4试框架．该框架结合场景式测试法和类汇编VERILOG语言,能对SOCIP核进行有效的测试,尤其是对多IP核整合阶段的系统总体测试．通过实验验证,该测试方法能够在保证一定代码覆盖率的前提下,对IP核进行有效的测试,并提高了测试后IP核的可移植性．     

基于SOC中处理器核的串扰故障激励检测

有效地给出了一种新的基于软件自测试的串扰故障渐进式激励检测模型实现,这种基于软件自测试的检测方案是利用SOC中的处理器核的计算和处理能力来产生激励矢量,对串扰故障进行激励并对测试响应进行分析。为了提高测试速度,还提出了一种对IP核透明化处理的测试结构,该测试结构在增加较少额外硬件开销的前提下,极大地减少了测试时间。同时,这种改进的测试结构也满足串扰故障激励检测的实时、并行的要求。     

集成电路设计产业产品创新趋势研究——国际片上系统（SOC）IP核发展现状及对策分析

基于国际集成电路设计产业的分析，系统阐述了国际SOCIP核的发展状况，指出SOC设计将是集成电路设计企业技术创新的发展方向。提出了一些国际SOCIP核发展的对策，包括口核标准化、SOC技术平台开发及加强与Foundry的合作。     

基于可重用IP的SOC设计方法学的研究

介绍了当前国际集成电路领域在进行百万门以上的芯片设计时广泛采用的基于IP核的SOC设计方法.在研究可重用IP核及其在SOC设计中应用的基础上,给出了一种SOC设计的具体流程.研究认为,要满足设计进度和设计成功率,在进行SOC设计时,遵从规范、应用科学的设计方法是成功的前提.文后对SOC设计发展趋势作了较为详细的分析.     

基于SOPC数据采集系统的研究

SOPC是一种灵活、高效的片上系统设计方案,最早是由A ltera公司提出的.它的实质是SOC(Sys-tem on Chip)设计技术,与其他SOC设计技术相比,它的特点在于可编程性,也即它利用FPGA或CPLD器件的可编程性来进行SOC设计.SOPC设计的成功要求采用IP复用,以快速完成设计,得到价格低廉的硅     

修正参数的安时法估算锂离子电池剩余电量

安时法是目前估算锂离子电池荷电状态(SOC)最常用的方法之一.由于安时法不能估计初始荷电状态(SOC0),且难于准确测量库仑效率和电池可用容量变化,会造成累计误差,影响SOC估算精度.考虑锂离子电池的可用容量会随环境温度、放电电流以及电池老化等性能影响,结合开路电压法和安时法,对比实验数据进行误差分析与校正,提出了一种提高SOC估算精度的修正参数方法.仿真结果表明,用修正参数的安时法估算电池剩余电量可以减少误差,提高精度.     

一种模拟互联网多IP进行业务测试的方案

对IT及互联网行业常遇到的模拟互联网IP地址进行业务访问的需求进行了分析,在单网卡多IP技术及通用路由封装(GRE)协议的基础上,提出一套简单可行的解决方案。