多参数可调的低密度奇偶校验码编译码系统

低密度奇偶校验(low-density parity-check,LDPC)码是具有逼近香农(Shannon)极限的一种好码,且灵活性强,描述简单,是信道纠错编码技术的研究热点。针对某通信系统,为了使信息传输能够适应多种情况的需求,在LDPC码编译码原理的基础上设计了具有独特字插入功能、编码参数逐帧可变的编译码系统,同时采用信息位校验位打散功能的设计方法,可实现信息加密。不同码长的编译码模块采用复用的方案,随机存取内存(random access memory,RAM)按照最长码长设计,降低资源占用率。在加性高斯白噪声(additive white gaussian noise, AWGN)信道下基于最小和译码算法完成性能分析。仿真结果表明,该设计方案能够实现码长、迭代次数、打散方式、独特字插入等多参数可调的LDPC码编译码系统,且信息传输性能良好,资源占用率低。     

基于QR码构造的QC-LDPC码译码器设计与实现

基于平方剩余(quadratic residue,QR)码构造的准循环低密度奇偶校验(quasi cyclic low-density parity check,QC-LDPC)码的行重通常比较大,硬件实现时译码器消耗的资源也就较多。设计了一种在资源占用率和吞吐率方面较为平衡的部分并行结构的分层译码器。该译码器采用分层修正最小和算法(layered normalized min-sun algorithm, LNMSA)实现,利用部分并行结构同时处理层内连续n行;在变量节点后验概率信息的存储结构上,将连续的n个信息合并为1组,连续的2组采用2个随机存取存储器(random access memory, RAM)进行交替存储;在求取最小值和次小值时,将输入信息分为4组,再从4组中分别获取最小值比较出全局最小值和次小值,从而有效地降低了最小值和次小值比较运算的复杂度。在码长为2040、码率为0.83的码字和Xilinx Virtex-6开发板的测试环境下,译码器最大时钟频率可达166.7 MHz,吞吐量可达447.5 Mbit/s。     

低密度奇偶校验码构造方法研究与仿真

本文对目前广泛应用于信道编码的低密度奇偶校验（LDPC）码进行了研究,重点分析了LDPC码校验矩阵的构造方法,针对随机构造的PEG以及QC—PEG算法和基于结构化构造的FG方法进行了仿真分析,得到了良好的误码率性能。     

基于数据打孔混合ARQ方案的低密度奇偶校验码构造方法

为了在不增加低密度奇偶校验码编译码复杂度的条件下,改善数据打孔混合重传请求的系统吞吐量,给出了一种改进的矩阵构造和打孔方案,增强了校验比特的可靠度并提高了打孔译码的性能.由于每次重传接收端要做2次迭代译码,所以同时优化这2次迭代译码的噪声门限值,用密度演变算法给出了一种更加适合该协议的非规则分布.数据吞吐量的仿真结果显示,改进分布和构造的码字明显优于原有的码字.     

一类低密度奇偶校验码的设计

低密度奇偶校验码(LDPC)是哥拉格于1962年提出的一种性能非常接近香农限的好码,并被MacKay和Neal两度重新发现,且证明了它在与基于BP(Belief-Propagation)的迭代译码算法相结合的条件下具有逼近Shannon限的性能.LDPC码的优异的性能及其在信息可靠传输中的良好应用前景,成为当今信道编码领域最瞩目的研究热点.笔者选用国际电信联盟推出的一种方案,设计了一类低密度奇偶校验LDPC(Low Density Parity Check)码.设计是针对分组块长为276比特,码率为0.7572,采用了6位量化方案.根据可编程逻辑器件(CPLD)的结构特点,提出了LDPC码的译码器结构和相应的编码器结构及其具体实现方案,并对编码方案进行了严密推导.该LDPC码适合用于ADSL传输.     

低密度校验码分层译码的密度演化算法

在对低密度校验码译码及密度演化算法研究的基础上,提出了分层译码的密度演化算法,对分层译码算法的噪声门限与收敛特性进行了仿真,并将分层译码与一般的置信传播及最小和算法做了性能比较.结果表明,分层译码算法具有快速译码收敛的优点,在不改变噪声门限的条件下,可使译码迭代次数减半.由于分层译码对降低译码器的复杂度起到了重要的作用,因此,文中提出的密度演化算法为实际应用提供了理论依据,能有效地估计低密度校验码分层译码的噪声门限和迭代次数.     

低密度奇偶校验码在数字信号处理器上的实现

研究低密度奇偶校验码(LDPC)的数字信号处理实现,并采用TMS320C5409DSP芯片进行算法实现.优化和积算法中的具体运算,调整译码顺序,将硬判决放入变量节点中运算,校验和放入校验节点运算中,避免重复寻址,给出与现场可编程门阵列的通信方法.在时钟频率为20 MHz,译码迭代次数为10次时,测试得到的速率为20.4 kbit.s-1.     

低密度奇偶校验码及其应用研究

阐述了LDPC码的发展、定义、构造方法及其译码思想.在此基础上,对LDPC码与Turbo码在编译码方面以及性能方面作了分析和比较,结果表明LDPC码的整体性能要优于Turbo码.最后,探讨了LDPC码的应用,特别是LDPC码在OFDM系统中的应用.     

低密度奇偶校验码加权大数逻辑译码研究

针对低密度奇偶校验(LDPC)码加权大数逻辑(WMLG)译码物理意义问题,提出了一种基于最大对数最大后验概率(max-log MAP)译码的推导方法。该方法利用幂求和的对数近似表达式给出信息位的对数似然比(LLR),理论证明了WMLG译码与max-log MAP译码的等价性。仿真结果也进一步表明,与MAP译码相比,max-log MAP译码的复杂度大为降低,而译码性能的损失微乎其微。WMLG译码与max-log MAP译码的等价关系表明,基于WMLG译码的混合译码算法都可看作max-log MAP算法的改进,这对于设计LDPC码的新型混合译码算法有较好的指导作用。     

低密度奇偶校验码迭代译码算法的误码平台特性

为研究低密度奇偶校验(LDPC)码在采用不同译码算法时的误码平台特性,利用硬件仿真系统实际测试数据,对LDPC码采用不同迭代译码算法的误码平台特性进行统计分析。分析结果表明:LDPC码采用和积(SP)算法或修正最小和(MMS)算法译码失败后,残留错误比特数目一般很小;因此,LDPC码可作为级联码的内码,实现极低的误比特率。与MMS算法相比,SP算法译码后错误码字中的残留错误比特通常更少,更适合级联码。基于上述分析设计的级联码可以在较低的门限下实现低于10-10的误码率。     

基于后验概率的低密度奇偶校验码逆向识别方法研究

提出一种基于后验概率对数似然比(LLR)均值的逆向识别低密度奇偶校验码(LDPC)校验矩阵的方法。通过估计接收码字的信道增益以及信道噪声方差值, 得到后验概率对数似然比, 并依据后验概率对数似然比均值最大化原则, 成功实现对 LDPC 码校验矩阵的逆向识别。仿真结果表明, 在加性高斯白噪声信道条件下, 利用所提出的LDPC 码逆向识别技术, 接收方可准确无误地找到发送方使用的LDPC 码校验矩阵。     

LDPC码的分析和非正则图的设计

给出了正则LDPC码和非正则LDPC码的分析 ,并介绍了非正则LDPC码的设计方法     

LDPC码高速译码器的设计与实现

通过对LDPC码(低密度奇偶校验码)的迭代译码算法的分析,提出了一种同时能够对两个码字进行译码,使得译码器中的变量节点和校验节点交替被两个码字使用的译码器结构。该结构不仅适用于全并行结构的LDPC码译码器,也适用于目前广泛采用的半并行结构译码器。以此结构为基础,实现了一个长度为1008bit,改进半并行结构的LDPC码译码器。此结构能够充分利用现有半并行结构译码器的逻辑资源,将译码器数据吞吐率提高近一倍。测试结果表明,本文实现的译码器的有效信息速率达到45Mbps。     

LDPC 码改进型LBP 译码算法研究

针对LDPC(Low Density Parity Check) 码分层( LBP: Layered Belief Propagation) 译码算法计算复杂度高、不易于硬件实现的问题, 提出一种改进算法。该算法首先引入函数f(x)使LBP译码算法的计算复杂度大大降低; 同时引入具体参数校正因子和偏移因子, 提升译码性能。仿真结果表明, 改进后的算法相比LBP 算法在计
算复杂度降低的同时, 也提升了译码性能, 从而达到了易于硬件实现的目的。     

基于Wishbone总线接口的LDPC码编码器设计

在传感器控制系统中,Wishbone是SOC的三大总线标准之一.文章采用可重构的方式设计了一种基于Wishbone总线的LDPC码编码器,可以运用到传感网的无线通讯中.该设计采用RU算法,减小了编码复杂度,将电路设计成流水线形式,可以根据编码器工作状态自适应地响应总线上的信号.对码率为1/2,码长为255、510和10...     

一种构造八环准循环LDLC码的搜索算法

为了找到一种结构简单,又具有逼近香农限的线性码,应用构造准循环LDPC（low density parity check）码的算法思想,结合LDLC（low density lattice codes）的特点,对该算法进行改进,用以构造八环LDLC校验矩阵。保证LDLC生成序列在各行或各列中顺序和正负号的随机性以及在每行每列中元素分布的均匀性。同时分析了该算法的复杂度。在AWGN信道下仿真结果显示：用这种算法构造的八环LDLC的性能明显地好于现有的六环LDLC码的性能。     

GPU的QC-LDPC码译码器设计与实现

在连续变量量子密钥分发(continuous variable quantum key distribution,CV-QKD)系统中,通信双方需要在远距离低信噪比的条件下进行密钥协商,必须选用码率较低,码长较长的码字.设计了一种基于图形处理器(graphics processing unit,GPU)的准循环低密度奇偶校验(quasi-cyclic low density parity check,QC-LDPC)码的高速译码器.该译码器采用收敛速度更快的分层置信传播译码算法(layered belief propagation algorithm,LBPA)实现,减少了所需的译码循环次数,并且该译码器译码扩展因子较大的QC-LDPC码,在全矩阵大小恒定的情况下,使得子矩阵的数量相对较少,从而减少了串行译码的数量.该译码器分配GPU线程对应变量节点,增加了线程的利用率,并且将所需的基矩阵信息进行合并存储,减少了GPU内存的占用.仿真结果表明,在译码长为106,码率为0.1的码字,且同时译码16个码字,迭代50次的情况下,该译码器达到了41.50 Mbits/s的吞吐量.