用于288×4读出电路中的高效率模拟电荷延迟线(英文)

提出了一种带时间延迟积分功能的高性能CMOS读出电路芯片适用的高效率电荷延迟线结构。基于该结构,设计了一款288×4规格焦平面阵列组件适用的CMOS读出电路芯片,并已完成流片、测试。该芯片包括4个视频输出端,每个端口的像元输出频率为4~5MHz(如用于实现384×288规模的成像,帧频可达160Hz)。测试结果表明这款芯片具有高动态范围(大于78dB)、高线性度(大于99.5%)、高均匀性(大于96.8%)等特征。     

具备时间延迟积分的高性能线阵288×4 CMOS读出电路

描述了一种高性能CMOS线阵288×4读出电路的设计.该读出电路是一个大规模混合信号电路,集成了时间延迟积分以提高信噪比,实现了缺陷像素剔除以提高阵列的可靠性.其他特征包括积分时间可调,多级增益,双向扫描,超采样,以及内建电测试.该芯片采用1.2μm双层多晶硅双层金属CMOS工艺.测量得到的总功耗约为24mW,工作电压5V.     

偏置电压交变的时分反馈闭环加速度计

提出一种改进结构的时分反馈闭环加速度计,该结构使用负系数的PID控制器,只需要一个运算放大器。改进后的结构减小了读出电路的芯片面积,同时省去一个运算放大器和两个大电阻,因此能降低系统噪声。读出电路采用0.35μm高压CMOS工艺,并包含自检测功能。测试结果显示,在自检测模式下,闭环加速度计的线性度为99.72%。在DC到200 Hz内,输出噪声电压均方根值约为140μV。     

非制冷热释电红外焦平面阵列读出电路的新型结构

提出一种带有列共用结构的电容跨阻放大器(CTIA)读出结构, 以实现高线性度、低功耗、低噪声和较大输出范围。该结构可以降低像素结构的复杂性, 提高电路设计的灵活度。电路采用奇偶行交替连续读出的方式。采用0.35μm DPTM工艺, 利用该结构设计一个原型芯片。电源电压为5 V, 每列CTIA结构功耗约为29.3 μW, 线性度为99.98%。该原型芯片可以被扩展为320×240阵列。     

新型低功耗320×288 IR ROIC中列读出级的设计

介绍了320×288红外（IR）读出电路（ROIC）中列读出级的低功耗设计。采用新型的主从两级放大的列读出结构和输出总线分割技术相结合。其中主放大器完成电荷到电压的转换,从放大器完成对输出总线的驱动来满足一定的读出速度,总线分割是把320列分组来减少输出总线上的负载电容。通过spice的仿真可以发现,与传统的列读出级相比,这种新型结构的功耗由原来的47mW降到了现在的6.74mW,节省了80％以上的功耗。     

新型低功耗QSBDI红外读出电路设计

提出了一种新型红外读出电路的像素结构--四像素共用BDI结构(Quad-Share Buffered Direct-Injection: QSBDI).在这种电路结构中,4个相邻的像素共用一个反馈放大器.在开关的控制下,像素可以实现积分然后读出(ITR)和积分同时读出(IWR)功能.在30 μm×30 μm的像素面积中,实现了略大于0.9 pF的电容和4.2 pC的电荷存储能力,平均功耗只有500 nW.在实现低功耗的同时,该结构使像素级的固定模式噪声(FPN)只来源于局部的失配,与整个像素阵列的失配无关,从而使得这种像素结构非常适用于大规模2-D 读出电路(Readout IC:ROIC).后续的版图设计以及后仿真也表明这种像素结构是一种非常实用的像素结构.基于该结构的128×128的测试芯片已经设计完成,将在0.5 μm工艺下进行流片测试.     

320×256红外焦平面阵列读出电路的设计

提出了一种320×256红外焦平面阵列读出电路的原理及电路设计,采用直接注入的单元电路,在给定的单元面积内可以获得较大的积分电容。相关的320×256阵列读出电路已经在0.5μm双层多晶三层铝N阱CMOS工艺线上实现,整体芯片的面积为9.0 mm×11.2 mm。实测结果表明芯片在常温和低温77 K时都工作正常,工作频率大于5 MHz,整电路的功耗为48 mW左右,动态范围是75 dB,噪声电压为0.5 mV。     

PDP选址驱动芯片高压管设计

PDP选址驱动芯片实现低压控制高压输出，其中高压管的设计是关键，文中提出了能与低压CMOS工艺相兼容的高压管HV—CMOS结构及其中的高低压转换电路，采用TSUPREM-4与MEDICI软件对其击穿特性进行了相应的模拟分析；通过对已流水的芯片中的高压管进行分析验证看出该结构击穿电压大于80V，工作电流大于40mA。     

一种具有堆积抑制功能的半导体辐射探测器前端ASIC电路

提出了一种用于半导体辐射探测器读出的CMOS前端电路,该ASIC电路包含电荷灵敏放大器、跨导-电容型脉冲成形器、峰值检测/保持电路和甄别器,后两者结合一些逻辑电路实现了抑制脉冲成形器输出波形尾缘堆积的功能。该电路采用0.5μm、双硅三铝CMOS标准工艺设计,其核心模块电荷灵敏放大器和成形器经过了流片测试。仿真和测试结果验证了该电路的功能。     

一种基于相变存储器的高速读出电路设计

通过对相变存储器中的读出电路进行改进,以提升存储器的读出速度;通过降低读出电路中灵敏放大器输出端电压摆幅,使得输出端电压提早到达交点,显著减小了读出时间;同时,基于中芯国际集成电路制造有限公司(SMIC)40 nm的互补金属氧化物半导体(CMOS)芯片制造工艺,利用8 Mb相变存储器芯片对改进的新型高速读出电路进行验证,并对新型电路的数据读出正确性进行仿真分析.结果表明:在读Set态相变电阻(执行Set操作后的低电阻)时,新型电路与传统读出电路的读出时间均小于1 ns;在读Reset态相变电阻(执行Reset操作后的高电阻)时,新型电路相比传统读出电路的读出速度提高了35.0%以上.同时,采用蒙特卡洛仿真方法所得Reset态相变电阻的读出结果表明:在最坏的情况下,相比传统读出电路的读出时间(111 ns),新型电路的读出时间仅为58 ns;新型电路在最低Reset态相变电阻(R_(GST)=500 kΩ)时的读出正确率仍可达98.8%.     

一种单端输入的CMOS图像传感器设计

设计了一种应用于红外上转换系统的CMOS读出电路,利用单端放大器的CTIA方式进行读出,克服了传统差分输入放大器管子多、需要米勒补偿电容、版图占用面积大的缺点,有效地减小了电路在像元中占的面积。积分电容采用80 fF,使满阱电子数达到40万个,动态范围大于60 dB。利用相关双采样电路有效地降低了读出噪声,输出总噪声小于0.5 mV。在版图设计中采用了奇偶对称方式,有效地提高了光敏区的占空比。经测试,该电路工作正常,成像清晰,性能良好。     

新型低功耗320×288 IR ROIC 中列读出级的设计

介绍了320×288红外(IR)读出电路(ROIC)中列读出级的低功耗设计。采用新型的主从两级放大的列读出结构和输出总线分割技术相结合。其中主放大器完成电荷到电压的转换,从放大器完成对输出总线的驱动来满足一定的读出速度,总线分割是把320列分组来减少输出总线上的负载电容。通过spice的仿真可以发现,与传统的列读出级相比,这种新型结构的功耗由原来的47mW降到了现在的6.74mW,节省了80%以上的功耗。     

10 Gbit/s 0.18 μm CMOS激光驱动器的集成电路

为了得到低电压、低功耗、高速率的激光驱动器电路,采用0.18 μm CMOS工艺设计了10 Gbit/s的激光驱动器集成芯片.电路的核心单元为两级直接耦合的差分放大器和电流输出电路.为扩展带宽、降低功耗,电路中采用了并联峰化技术和放大级直接耦合技术,整个芯片面积为0.94 mm×1.25 mm.经测试,该芯片在1.7 V电源电压时,最高可工作在11 Gbit/s的速率上;当输入10 Gbit/s、单端峰峰值为0.3 V的信号时,在50 Ω负载上的输出电压摆幅超过1.7 V,电路功耗约为77.4 mW.进一步优化后,该电路可适用于STM-64系统.     

10Gbit/s 0.18μm CMOS1:4分接集成电路

研究了万兆以太网接收芯片结构,并在此基础上设计、流片和测试了高速1∶4分接芯片,采用0.18 μm CMOS工艺设计的1∶4分接电路,实现了满足10GBASE-R的10.312 5 Gbit/s数据的1∶4串/并转换,芯片面积1 100 μm×800 μm,在输入单端摆幅为800 Mv,输出负载50 Ω条件下,输出2.578 Gbit/s数据信号电压峰峰值为228 Mv,抖动为 4 ps RMS, 眼图的占空比为55.9%,上升沿时间为58 ps.在电源为 1.8 V时, 功耗为 500 Mw.电路最高可实现13.5 Gbit/s的4路分接.     

红外探测器的读出电路设计

为减少电路功耗和噪声,基于0.35μm n-well CMOS(Complementary Metal-Oxide Semiconductor)工艺,设计了320×240焦平面探测阵列的读出电路。该电路给出了一种新型单级电容跨导放大器,采样保持电路为相关双采样电路。电容跨导放大器采用稳定的偏置电路。该电路每帧图像的输出时间为10 ms,输出图像为100帧/s。     

千兆以太网物理层时钟产生/倍频单片集成电路设计

给出了一个基于TSMC 0.18 μm CMOS工艺设计的千兆以太网物理层时钟产生/倍频单片集成电路.芯片采用电荷泵结构的锁相环实现,包括环形压控振荡器、分频器、鉴频鉴相器、电荷泵和环路滤波器等模块,总面积为1.1 mm×0.8 mm.采用1.8 V单电源供电,测得在负载为50 Ω时电路的输出功率大于5 dBm.芯片在PCB板上键合实现锁相环路的闭环测试,测得锁定范围为130 MHz;当环路锁定在1 GHz时,振荡器输出信号的占空比为50.4%,rms抖动为5.4 ps,单边带相位噪声为-124 dBc/Hz@10 MHz.该电路适当调整可应用于千兆以太网IEEE802.3规范 1000BASE-X的物理层发信机设计.     

新型低功耗320×288 IR ROIC中列读出级的设计

介绍了320×288红外（IR）读出电路（ROIC）中列读出级的低功耗设计。采用新型的主从两级放大的列读出结构和输出总线分割技术相结合。其中主放大器完成电荷到电压的转换，从放大器完成对输出总线的驱动来满足一定的读出速度，总线分割是把320列分组来减少输出总线上的负载电容。通过spice的仿真可以发现，与传统的列读出级相比，这种新型结构的功耗由原来的47mW降到了现在的6．74mW，节省了80％以上的功耗。     

自积分型CMOS读出电路硅光二极管阵列的性能分析

给出了自积分型（SI）读出电路（ROIC）构成的光电二极管阵列的电路结构,对该电路的工作原理进行了分析,讨论了电路工作时的电荷转移过程、传输效率、噪声等特性。该读出电路结构简单,适合大规模焦平面阵列。针对电路的具体性能参数测试,还进行了理论分析、推导和计算,最后提供了样品的测试参数。     

快闪存储器阈值电压分布读取电路设计

提出了一种浮栅型快闪存储器(flash memory)阈值电压分布读取方法。其读出电路结构主要包括电容反馈互导放大器(capacitor feedback trans-impedance amplifier,CTIA)和8b循环型模数转换器(cyclic analog-to-digital converter),以上电路将存储单元的阈值电压进行数字量化输出。此外芯片还集成了译码电路、高压电路、偏置电路和控制电路等辅助电路。上述设计采用0.13μm 2P3M NOR快闪存储器工艺,芯片面积为2.1mm×2.8mm,其中存储阵列包含1 024×1 024个存储单元。测试结果表明该读取电路能够精确地读取快闪存储器的阈值电压分布,可以用来进行存储阵列器件和工艺的离散性等特性研究,也可以用于编程/擦除算法的优化设计。     

一种低功耗GaN基紫外焦平面读出电路设计

针对GaN基紫外焦平面,采用单端放大器的CTIA结构作为输入级,设计了一种小面积低功耗的读出电路,分析了电路的电荷增益、注入效率、功耗与噪声等性能指标。通过使用边积分边读出模式工作,电路功耗显著下降,当面阵大小为M×N时,仅与列数N有关。仿真结果表明,电路工作正常,电荷增益为1.6μV/e,注入效率可达96.8%,输出线性度大于99%,对噪声具有很好的抑制作用。