基于门控时钟技术的时钟树低功耗研究

以TSMC 40 nm工艺为基础,使用Synopsys最新布局布线工具ICCII进行时钟树综合.首先利用传统门控时钟技术来降低时钟树动态功耗,在此基础上,提出了一种有别于传统门控时钟技术的新方法.实验结果表明,传统门控时钟方法在两种不同的场景(scenario)下分别降低动态功耗75.36 mW和136.84 mW,虽然不同scenario降低的动态功耗值不同,但是降低功耗的效果是一样的,降低幅度均为22%.新方法又可以进一步降低34.05 mW的动态功耗,降低幅度为12.5%,低功耗效果显著.     

基于门控时钟的CMOS电路低功耗设计

阐述了如何运用门控时钟来进行CMOS电路的低功耗设计。分析了门控时钟的实现方式,如何借助EDA工具在设计中使用门控时钟,并且附有部分脚本程序,以一个watchdogtimer模块为例,给出了相关的功耗分析报告和优化结果。这样,可以借助EDA工具的帮助,在综合时插入门控时钟,较大幅度地降低功耗,同时附带减小面积,为使用门控时钟进行低功耗设计者提供有益的参考。     

基于自适应门控时钟的CPU功耗优化和VLSI设计

提出了一种CPU的功耗优化方法,即通过自适应时钟门控来解决CPU中由于流水线阻塞、浮点处理器(FPU)和多媒体协处理器空闲所导致的动态功耗浪费.首先,设计了模块级自适应时钟门控单元,并通过芯片内部硬件电路来自动监测上述模块是否空闲,模块空闲时时钟关闭,从而消除了不需要的时钟翻转带来的模块内部动态功耗消耗.然后,将自适应时钟门控单元应用于国产处理器Unicore-2中,对其流水线阻塞、FPU和多媒体协处理器空闲的产生进行功耗优化.最后,基于TSMC 65 nm工艺下已流片芯片的网表和寄生参数文件,通过反标芯片的波形获得电路翻转率,并用Prime Time PX工具进行了功耗仿真.仿真结果表明,利用本方法运行Dhrystone,Whestone和Stream三个典型测试程序时可获得18%~28%的功耗收益,其面积代价可以忽略,并对CPU性能没有影响.     

一种低功耗时钟树综合的寄存器聚类方法

随着集成电路制造工艺的进步与芯片集成度的提升，对于低功耗芯片的需求越来越大.时钟网络功耗占芯片总功耗的 40%以上，优化时钟网络的功耗已成为高性能集成电路设计中最重要的目标之一.本文提出了一种新的寄存器聚类方法来生成时钟树的叶级拓扑结构，通过限制群组的扇出、负载和范围，对寄存器进行合理分组，减少了缓冲器的插入数目和总布线长度，有效降低时钟网络功耗.将该方法整合到传统的时钟树综合（CTS）流程中，在ISCAS89 基准电路上测试并分析其有效性.实验结果表明，该寄存器聚类方法在不影响时钟树最大延时的情况下，有效减少了时钟网络20%以上的功率耗散和20%以上的时钟偏移.     

CSP多核处理器芯片的低功耗设计

提出了3种高主频多核处理器CSP芯片的功耗优化技术,即电源域间隔关断技术、流量感知的动态频率调节技术和层次式门控时钟技术.结果表明,3种优化技术对降低芯片功耗的作用均非常有效,能够不同程度地降低芯片的总功耗.其中,电源域间隔关断技术能够解决静态漏流功耗,流量感知的动态频率调节技术和层次式门控时钟技术能够控制动态功耗.     

采用时钟屏蔽策略降低测试功耗

为了降低每时钟周期的平均及峰值功耗,在两级扫描结构基础之上提出时钟屏蔽及它的改进策略。利用测试激励压缩条件和测试响应压缩条件对电路进行划分,在每个时钟周期激活子电路的方法来降低峰值。实验结果表明:采用改进策略测试的总功耗平均降低到全扫描的0.39%,峰值功耗平均降低到全扫描的16.26%,捕获阶段的峰值平均降低到全扫描的10.97%。从结果可以看出,采用多级时钟屏蔽策略进行电路测试,与传统的全扫描测试方法相比,测试功耗及其他影响扫描测试代价的参数均有明显的降低。     

采用时钟屏蔽策略降低测试功耗

为了降低每时钟周期的平均及峰值功耗,在两级扫描结构基础之上提出时钟屏蔽及它的改进策略。利用测试激励压缩条件和测试响应压缩条件对电路进行划分,在每个时钟周期激活子电路的方法来降低峰值。实验结果表明:采用改进策略测试的总功耗平均降低到全扫描的0.39%,峰值功耗平均降低到全扫描的16.26%,捕获阶段的峰值平均降低到全扫描的10.97%。从结果可以看出,采用多级时钟屏蔽策略进行电路测试,与传统的全扫描测试方法相比,测试功耗及其他影响扫描测试代价的参数均有明显的降低。     

基于STN-LCD控制驱动器的低功耗技术

基于一款超扭曲阵列液晶显示（STN—LCD）控制驱动器的专用集成电路（ASIC）的设计与实现,从功耗管理、时钟规划和总线仲裁三个方面阐述了低功耗系统规划方法;并分析了门控时钟、重定时和逻辑优化等低功耗技术在指令译码器、显示数据存储体等模块中的电路实现．上述方法对高性能的液晶显示控制驱动电路的低功耗设计具有重要的借鉴作用和参考价值．仿真结果表明经过功耗优化设计后的液晶显示控制驱动器的各个数字电路模块的功耗都大为降低．     

一种超低功耗高精度的RC振荡器设计

为了满足电子系统对时钟源功耗和精度的要求,设计了一种超低功耗高精度的RC振荡器电路.电路利用恒流源对电容充电的方式实现振荡,输出的时钟频率为32 kHz.首先,电路通过电流复用的方式,降低了整体的功耗;其次,通过电路内部集成数字修调结构,提高了输出频率的精度;同时,电路设计有启动和防死锁的功能,保证了电路的安全性.电路采用和舰0.11μm的工艺进行流片,典型情况下电路的整体功耗仅为160 nA;在修调后由电压和温度变化引起的频率偏差分别在±0.56%和(-1.8%)-(+0.44%)以内;且电路可以在2-5.5 V的电压范围内正常工作.     

基于模拟退火与合并代价反标的低功耗门控时钟布线算法

传统的时钟树布线算法可以扩展应用于门控时钟,例如在自底向上的合并过程中采用最小化合并电容方式。然而,当前点的合并,会影响到上层点的门控情况变化,虽然在局部合并时是最优的,却可能恶化时钟树整体功耗。针对该问题,提出了一种零时钟扭斜门控时钟布线算法,使用上一轮时钟树的布线结果估算上述影响所造成的合并代价变化。由于算法需要多轮反复计算,因此使用模拟退火方法,在每一次循环时重建时钟树结构,通过上一轮反标的合并代价信息进行优化,评估每一轮的结果,并生成新的约束供下一轮使用。实验结果表明,与传统的Greedy-DME算法相比,该算法可以获得至多23%的功耗优化。     

Smart Image Sensor with Integrated Low Complexity Image Processing for Wireless Endoscope Capsules

A smart image sensor was developed which integrates a digital pixel image sensor array with an image processor designed for wireless endoscope capsules. The camera-on-a-chip architecture and its on-chip functionality facilitate the design of the packaging and power consumption of the integrated capsule. The power reduction techniques were carried out at both the architectural and circuit level. Gray coding and power gating in the sensor array to eliminate almost 50% of the switch activity on the data bus and more than 99% of the power dissipation in each pixel at a transmitting rate of 2 frames per second. Filtering and compression in the processor reduces the data transmission by more than 2/3. A parallel fully pipelined architecture with a dedicated clock management scheme was implemented in the JPEG-LS engine to reduce the power consumption by 15.7%. The smart sensor has been implemented in 0.18 μm CMOS technology.     

低功耗高集成度MP3解码器IP核设计

针对MP3解码器IP核低功耗和高集成度的要求,对MP3的解码算法和硬件结构进行优化,并设计定制处理单元高效率地执行解码运算,同时引入门控时钟实现MP3解码器的分时工作,从而以极低的硬件代价和功耗完成了MP3解码器IP核设计。该IP核采用16.384 MHz系统工作时钟,共耗用33 088个逻辑门和33 004字节存储单元,以0.18μm 1P4M CMOS工艺成功流片。芯片测试结果表明,该IP核具有正确的MP3解码功能,音质良好,最大解码功耗不超过9 mW,逻辑电路所占硅片面积仅为0.37 mm2。     

适用于4通道100 Gbps SerDes的两级架构正交12.5 GHz低功耗低抖动时钟发生器

为了缓解多通道SerDes中高频时钟信号在长距离传输中引入的噪声过大和功耗过高的问题,设计了一种应用于多通道的低功耗低抖动两级锁相环结构;同时为了进一步降低噪声性能,在第2级锁相环中设计了一种采样鉴相器。该设计将第1级LC振荡器锁相环产生的低频时钟信号（3.125 GHz）传输到各通道收发机后,将该信号作为第2级参考信号,再采用小面积的环形振荡器锁相环产生正交的高频时钟 (12.5 GHz),这种结构降低了高频时钟在片上长距离传输的距离,提高了收发机的时钟质量;此外该技术避免了使用高频缓冲器,降低了功耗。其中第2级锁相环通过无分频鉴相技术提高了第2级环振锁相环的噪声性能。该时钟发生器电路整体功耗为100 mW,第1级锁相环相位噪声拟合后为-115 dBc/Hz,第2级环形振荡器电路在1 MHz处相位噪声为-79 dBc/Hz,锁相环电路产生的时钟信号整体抖动为2.7 ps。正交时钟偏差在300 fs以内。相比传统时钟发生器,该设计性能有较大提高,功耗有明显降低,适合应用于100 Gbps SerDes中。     

一种用于多通道10 Gbit以太网接口的CMOS 3.125 Gb/s接收器

介绍了一种单片集成的3．125 Gb／s接收器的设计,它适用于IEEE 802．3ae四通道10Gb／s以太网接口．电路采用了多相时钟结构和并行采样技术以降低电路速度要求．电荷泵采用了常跨导偏置技术以降低环路对工艺、电源电压和温度变化的敏感度．时钟数据恢复电路采用1／5速率时钟降低振荡器的设计难度,时钟恢复的同时完成1：5解串功能,降低了电路功耗．电路采用0．18μm CMOS工艺设计和仿真,总体功耗为95mW,625MHz恢复时钟的输出抖动小于75ps,电路在3．125 Gb／s的数据率和各种工艺角下工作正确．     

面向光通信应用的CMOS 28 Gbps低功耗高抖动容限CDR电路设计

为了解决光模块中高功耗芯片恶化激光调制器性能，以及解决收发端时钟基准偏差导致误码率高的问题，设计了一款低功耗高抖动容限的时钟数据恢复电路（CDR）。通过采用压控振荡器（VCO）型全速时钟的CDR系统架构和电感峰化的时钟缓冲技术，降低了CDR芯片的功耗；通过在CDR积分通路中引入零点补偿电阻，提高了CDR的抖动容限。该CDR采用CMOS 65 nm工艺设计和1.1 V电源供电，后端仿真结果表明：当CDR电路工作在28 Gbps时，功耗是2.18 pJ/bit，能容忍的固定频差是5 000 ppm，恢复时钟的抖动峰峰值是5.6 ps，抖动容限达到了设计指标，且满足CIE-25/28G协议规范。     

一种具有新型时钟产生器的无源超高频RFID标签

给出一种符合ISO/IEC 18000-6B协议的超低功耗的无源超高频RFID标签.为了能够给标签数字基带处理提供准确的时钟,使用了一种超低功耗、自校正的时钟产生器,产生的时钟在-50℃～120℃或者0.7～1.6 V 电源电压的范围内,偏差小于4%.此自校正时钟模块的功耗在0.7 V的电源电压下仅为364 nW.一个...     

一种有效降低扫描结构测试功耗的方法

提出了一种有效降低扫描测试功耗的设计方案.通过增加逻辑门结构来控制测试向量移入阶段扫描链上触发器翻转向组合逻辑电路的传播.同时,设计了时序优化算法以保持电路其他性能不发生大的改变.实验结果显示:通过采用ISCAS89基准测试程序进行分析,优化前无用动态功耗值约占总功耗的19.84%,优化后整体测试功耗降低约23%,有效地降低了无用动态功耗,并且此方案容易在已有的设计流程里实现.     

Localizing Test Power Consumption for Scan Testing

IntroductionScan design makes test generation of the circuit be thatof a combinational one . However , scan testing needs toscanin values of all scanflip-flops for eachtest patternthatcan make the test application cost and test powerconsumption prohibitively high. Test data volumecorresponding to scan testing is also large compared withthat of a non-scan circuit . The circuit can be burn out iftest power consumptionis toolarge during test application.Test data volume is also very i mportant f…     

动态测试系统微功耗技术研究

本文介绍了在动态测试系统中实现微功耗的关键技术以及对电路进行优化设计的常用方法;着重阐述了微功耗优化技术的相关内容;在分析现有模拟器件和功耗模型的基础上,从物理逻辑设计、软件编程优化、低功耗映射等方面评述了当前低功耗关键技术,并提出了相关可行的改进方案。