一种高性能数字输出端口电路设计

传统多电源系统数字输出端口存在上拉、下拉竞争和上升沿与下降沿的严重不对称等问题,使得延时功耗积很大;而电压波动和误触发导致系统SSN噪声较大.针对这2个问题,提出一种采用快速低转高电平转换电路结构和抗地弹效应输出电路的新型输出端口电路结构,在smic18mmrf工艺下流片.测试结果表明,电平转换单元功耗延时积较传统结构减小5%~15%,SSN噪声幅度减少30%以上,有效提高了输出端口电路性能.     

基于FPGA的粗粒度可重构系统拓扑网络结构开发

针对粗粒度可重构系统架构的应用开发,本文提出了一个基于FPGA的粗粒度可重构系统架构验证平台及相应的互连拓扑网络结构开发流程.基于FPGA开发板,构建粗粒度可重构系统的验证模块及模块之间的拓扑互连被自动插入从而生成该系统架构的硬件验证平台.针对不同的应用,该平台可以根据拓扑开发流程对不同拓扑互连策略下粗粒度可重构系统架构的性能和功耗进行评估分析.大量实验表明:CGRA的互连网络对该系统架构的性能和功耗有着巨大的影响,最适宜的粗粒度可重构体系架构的互连策略取决于所选的拓扑结构.根据评估所获得的系统性能、功耗以及FPGA资源占用率,设计者可以在较短的开发时间内准确地确定该应用最适宜的粗粒度可重构系统的拓扑互连策略.     

FPGA评估系统

介绍了自主开发的FPGA结构评估系统.该系统采用与结构无关的算法,对各种工业及学术上的FPGA结构进行抽象建模,并给出功耗、面积及时延的评估报告.采用该系统,能够对现有的FPGA结构进行分析,最终提出结构的改进方向.     

一种FPGA结构描述文件到布线资源图的转换系统

作为描述FPGA硬件资源的结构描述文件,不仅能被解析以抽取FPGA芯片内部的结构信息,并且能被转换到布线资源图以获得FPGA可编程布线资源的通用抽象模型。采用有向图来构建FPGA布线资源图和描述FPGA拓扑结构,其中FPGA的每个逻辑块端口或互连线段对应于布线资源图的顶点,FPGA的逻辑块端口与互连线段、互连线段之间的可编程通路构成了布线资源图的有向边集。然后阐述了FPGA结构描述文件到布线资源图转换系统的流程图,还给出了FPGA结构描述文件编译所需的EBNF表达式和结构线网到布线资源图的自顶向下转换算法。最后,在Windows平台下用C++实现了该转换系统,并选用Virtex-6型号Slice结构测试用例,进行了FPGA结构描述文件到布线资源图的转换,验证了FPGA结构描述文件到布线资源图转换系统的正确性和有效性。     

面向低功耗的片上网络虚通道分配算法

为了更加合理地分配片上网络中虚通道资源并降低系统总功耗,提出了一种基于功耗优化的虚通道分配算法.该算法通过建立2D mesh结构片上网络通信数学模型,来估算网络中数据包的平均传输延时.然后,以此为约束条件,采用模拟退火算法实现虚通道分配,并通过减少虚通道总数,达到功耗优化的目标.在热点通信流量下,根据优化分配算法和平均分配算法的结果进行仿真测试.通过改变节点数据包的注入率,测出传输延时和功耗,以验证优化分配算法的有效性.实验结果表明,使用该算法可在满足传输延时约束条件的同时,更加合理地分配虚通道,有效降低了网络功耗.相比于平均分配算法,该算法可降低功耗2.3%～14.9%.     

一种FPGA通用布线开关盒模型

提出了一种基于通用布线开关盒(GRB)的新型FPGA布线结构,该结构能够有效提高FPGA布线资源利用率.与VPR中的CB/SB布线结构和CS-Box结构相比,GRB结构能够进一步改善布通率和时序性能.MCNC基准电路测试结果表明:在布线开关数目相同的前提下,GRB结构能够将FPGA的综合性能平均提高4%.通过在GRB互连结构中引入快速布线通道,该结构在开关数目比CS/SB模型增加10.92%的情况下,能将时序性能提升17.50%.     

一种新的RLC互连解析延时模型的建立

提出了用来评估深亚微米VLSI电路中RLC互连延时的一种新的解析延时模型．该模型的驱动器由输出电阻和电容组成，负载为容性负载．先对分布式均匀传输线的转换函数展开式进行二阶近似，然后根据不同的极点情况，计算出时域下的阶跃响应及相应的解析延时．该模型还被应用到具体的RLC互连树中评估源节点到漏节点的延时．实验结果表明，该模型比前人的延时模型精确，延时评估误差减少了10%；而由输出电阻和电容组成的驱动器能够很好地改善RLC互连树的延时分析．     

可重构算子阵列的结构和建模

提出一种由多种粗粒度、功能可配置的可重构算子组成的新型FPGA结构——可重构算子阵列结构,能完全替代细粒度的基于查找表的可编程逻辑单元,降低配置加载时间,同时电路速度具有可比性。可重构算子分为运算类、控制类、路径类和存储类,像电路指令集一样可支撑所有电路的实现。互连结构分为全局互连、局部互连和IO互连,分别承载远距离、邻近和系统外部的数据传输,互连开关采用通用开关阵列的形式。互连线段分为组线和单线两种,其中组线的位宽大于1比特,其行为一致,从而减小开关数目,提高传输速度。为了对该阵列结构进行性能分析和结构探索,还针对该结构进行建模,通过结构文件快速生成不同的结构,可作为深入研究的有效手段。     

基于冗余算法和跳跃式结构的54位乘法器的研究

为了提高乘法器的综合性能,提出了一种新的冗余Booth三阶算法和跳跃式Wallace树结构,前者可以减少部分积的数目,提高部分积的产生速度,后者可以加快部分积的压缩,减少电路内部的伪翻转,从而降低功耗.基于冗余Booth三阶算法和跳跃式Wallace树结构,采用0.25μmCMOS工艺,实现了54×54位全定制乘法器,其乘法延时为4.3 ns,芯片面积为1.38 mm2,50MHz频率下的动态功耗仅为47.2 mW.模拟验证表明,与采用传统Wallace树结构和改进Booth二阶算法的乘法器相比,该乘法器的乘法延时减少了23%,功耗降低了17%,面积减少了20%.     

基于冗余符号数的定点乘法器的设计

为提高定点乘法器速度,减少乘法器面积,基于Radix-16冗余并行乘法器,将奇数倍部分积用冗余差分形式表示;将部分积的修正位与部分积进行压缩,减少了部分积数量;通过优化控制信号产生电路、Booth解码电路和二进制转换电路的结构,进一步减少了乘法器延时和面积.TSMC 180nm工艺下的Design Complier综合结果表明,改进后冗余乘法器的面积相对减少8%,延时相对减少11%.     

Effects of Dummy Thermal Vias on Interconnect Delay and Power Dissipation of Very Large Scale Integration Circuits

The interconnect temperature of very large scale integration (VLSI) circuits keeps rising due to self-heating and substrate temperature, which can increase the delay and power dissipation of interconnect wires. The thermal vias are regarded as a promising method to improve the temperature performance of VLSI circuits. In this paper, the extra thermal vias were used to decrease the delay and power dissipation of interconnect wires of VLSI circuits. Two analytical models were presented for interconnect temperature, delay and power dissipation with adding extra dummy thermal vias. The influence of the number of thermal vias on the delay and power dissipation of interconnect wires was analyzed and the optimal via separation distance was investigated. The experimental results show that the adding extra dummy thermal vias can reduce the interconnect average temperature, maximum temperature, delay and power dissipation. Moreover, this method is also suitable for clock signal wires with a large root mean square current.     

Performance Analysis of Two Ethernet over E1 Schemes

The Ethernet over E1 approach, which takes advantage of widely deployed telecom networks, is an efficient and economical way to interconnect two Ethernets in different regions. Two Ethernet over E1 schemes, namely a byte granularity scheme and a frame granularity scheme are discussed. The byte granularity scheme partitions Ethernet frames into several pieces for transmission and has a strict requirement on the maximum delay difference of multiple E1 links. To solve this problem, the newly proposed frame granularity scheme transmits separately each frame through E1 links without any partitioning. The architecture designs of both schemes are presented. This paper evaluates the throughput and delay performances of both schemes, both analytically from results calculated from delay models and using test results from field programmable gate array (FPGA) implementation. Although the frame granularity scheme has a slightly worse delay performance, it has a higher throughput, and is the only choice able to overcome large delay differences of the E1 links.     

VPR的FPGA结构描述文件的解析研究

作为描述FPGA硬件资源的结构描述文件,不仅是VPR布局布线工具的重要组成元素,而且是FPGA硬软件工程师相互沟通的桥梁。阐述了VPR布局布线的工作流程,对VPR的FPGA结构描述文件进行解析,以正确地表示FPGA芯片内部的通道、开关、逻辑资源、布线资源等结构信息。进而,以可配置逻辑块CLB和Virtex-6的Slice结构为例,分别给出了相应的FPGA结构描述文件,重点讨论了pb_type逻辑单元块和interconnect内部连接的XML代码。FPGA结构描述文件正确地被描述和解析,有助于开展FPGA结构在内存物理中的存储和转换等后续研究工作。     

Uniform wire segmentation algorithm of distributed interconnects

A uniform wire segmentation algorithm for performance optimization of distributed RLC interconnects was proposed in this paper. The optimal wire length for identical segments and buffer size for buffer inser-tion are obtained through computation and derivation, based on a 2-pole approximatian model of distribut-ed RLC interconnect. For typical inductance value and long wires under 180nm technology, experiments show that the uniform wire segmentation technique proposed in the paper can reduce delay by about 27%～56%, while requires 34%～69% less total buffer usage and thus 29% to 58% less power consump-tion. It is suitable for long RLC interconnect performance optimization.     

基于FPGA并行加速的脉冲神经网络在线学习硬件结构的设计与实现

当前，基于数字电路的脉冲神经网络硬件设计，在学习功能方面的突触并行性不高，导致硬件整体延时较大，在一定程度上限制了脉冲神经网络模型在线学习的速度。针对上述问题，文中提出了一种基于FPGA并行加速的高效脉冲神经网络在线学习硬件结构，通过神经元和突触的双并行设计对模型的训练与推理过程进行加速。首先，设计具有并行脉冲传递功能和并行脉冲时间依赖可塑性学习功能的突触结构；然后，搭建输入编码层和赢家通吃结构的学习层，并优化赢家通吃网络的侧向抑制的实现，形成规模为784～400的脉冲神经网络模型。实验结果表明：在MNIST数据集上，使用该硬件结构的脉冲神经网络模型训练一幅图像需要的时间为1.61 ms、能耗约为3.18 mJ，推理一幅图像需要的时间为1.19 ms、能耗约为2.37 mJ，识别MNIST测试集样本的准确率可达87.51%；在文中设计的硬件框架下，突触并行结构能使训练速度提升38%以上，硬件能耗降低约24.1%，有助于促进边缘智能计算设备及技术的发展。     

基于三维Mesh片上网络的双链路互连架构

片上网络(network on chip,NoC)作为一种全新的片上互连通信架构,面积受限,却具有丰富的线资源。而且,三维片上网络的层间互连线很短,同时提供了在第三维度上的互连扩展性。根据这些特性,该文提出了一种基于三维Mesh片上网络的双链路互连架构。在垂直方向上,该架构采用双链路互连,使其通信带宽加倍;而且,跨层连接的垂直链路降低了消息传输的路由跳数。这些都带来网络平均延时的降低和最大吞吐量的提高,却仅仅增加一些控制逻辑电路。仿真结果验证了理论分析。与传统的单链路架构相比,该架构以较小的面积开销换取了较大的性能提高。     

FIDER： A Force-Balance-Based Interconnect Delay Driven Re-Synthesis Algorithm for Data-Path Optimization After Floorplan

As the feature size of integrated circuits is reduced to the deep sub-micron level or the nanometer level, the interconnect delay is becoming more and more important in determining the total delay of a circuit. Re-synthesis after floorplan is expected to be very helpful for reducing the interconnect delay of a circuit. In this paper, a force-balance-based re-synthesis algorithm for interconnect delay optimization after floorplan is proposed. The algorithm optimizes the interconnect delay by changing the operation scheduling and the functional unit allocation and binding. With this method the number and positions of all functional units are not changed, but some operations are allocated or bound to different units. Preliminary experimental results show that the interconnect wire delays are reduced efficiently without destroying the floorplan performance.