低功耗CMOS集成电路设计方法的研究

目前，作为主流的集成电路设计工艺，已被广泛应用在集成电路的低功耗设计中。高性能、低功耗集成电路的设计方法已成为集成电路设计的一个焦点。本文主要研究了CMOS电路功耗设计的基本理论以及设计中的一些方法。     

DSP低功耗应用系统设计

本文从硬件和软件多方面给出了低功耗设计的一些具体措施。     

用于无线传感网的低功耗集成电路技术

在传统集成电路(IC)的低功耗设计方法基础上,提出3种低功耗技术,并实现无线传感网传感器节点,作为实例验证。在系统级,提出联合编译技术的优化策略以及为无线传感网提供特殊低功耗模式的硬件架构。在电路级,基于集成电路算子设计方法学,考虑到在算法映射阶段时钟布局,提出时钟算子。以上技术均通过一个无线传感网传感器节点的低功耗设计实例来验证。测试结果显示,使用新提出的3种方法,在深度睡眠模式下,传感器节点芯片功耗为167μW,板级功耗可以达到1.035 mW。     

基于VHDL数字系统设计最佳方法的研究

本文介绍了基于VHDL数字系统设计方法的重要性,用实验例证阐述了设计同一数字系统的不同设计方法及其特点。对不同的数字系统,根据其组成结构的复杂度如何选用最佳的设计方法,达到最佳的设计目的进行了分析与研究。     

可测试性设计中的功耗优化技术

降低测试期间的功耗是当前学术界和工业界新出现的一个研究领域。在可测试性设计中进行功耗优化的主要原因是数字系统在测试方式的功耗比在系统正常工作方式高很多。测试期间功耗引发成本增加，可靠性降低，成品率下降。首先介绍低功耗测试技术中的基本概念和功耗建模方法，分析测试过程中功耗升高的原因，对已有的几种主要的降低测试功耗方法进行详细分析，最后给出一种高性能微处理器的真速低功耗测试方法。     

低电压超低功耗人工耳蜗植入体芯片设计

基于台积电TSMC 0.35μm 3.3V标准半导体工艺,完成一款低电压、超低功耗人工耳蜗植入体芯片设计与流片.首先,基于目标工艺设计一套2.0V低电压标准单元库,完成电路结构设计、特征化提取和版图设计;其次,以2.0V低电压标准单元库为目标工艺库,完成植入体芯片综合及物理设计,引入基于蒙特卡罗仿真的统计静态时序分析方法,提高低电压路径的时序收敛性.测试结果显示:当工作电压由3.3V降至2.0V时,人工耳蜗植入体芯片功能正常,全芯片功耗下降了74.7%.     

模拟退火算法在低功耗BIST中的应用

提出了应用模拟退火算法在一定长度的测度矢量集中寻找有效测试矢量的近似最优分组，在尽量减少面积开销的同时减少有效测试矢量的个数，并且通过置入种子的方法使LFSR产生近似最优分组的矢量，因此在保障故障盖主的前提下达到了降低测试功耗的目的。实验表明，采用此方法可降低测试功耗70％以上，而故障覆盖维持不变，此外，由于减少了测试矢量，测试时间也大为缩短，在实时系统中，减少测试时间尤为重要。     

智能仪表的低功耗设计

在生产、科研、国防等许多重要领域，智能仪表正在迅速取代传统仪表．单片机是智能仪表的核心，在一定意义上讲，智能仪表就是一个单片机应用系统．低功耗是智能仪表的关键技术之一．结合单片机技术及其他相关技术的新进展，研究了智能仪表的实用低功耗技术．对智能仪表的低功耗设计具有较好的指导作用．     

MPEG-4视频解码器系统设计与实现

对于设计像MPEG-4视频解码器这样复杂的系统，关键在于系统结构的设计，本文从并行性的角度出发，提出了一种适合VLSI实现的MPEG-4解码器系统结构，它支持MPEG-4 ASP @L5码流，达到MPEG-4对解码精度和实时性的要求，通过一致性测试，设计过程中采用了软硬件协同仿真的方法，缩短了开发周期。     

C8051F单片机低功耗系统设计方法探讨

本文介绍了一种C8051F系列单片机实现低功耗的系统设计方法,主要从以下三个方面进行了阐述:降低系统时钟频率、降低电源电压和合理选择电源管理方式。该设计方法尤其在便携式和手持式系统中有着广阔的应用前景。     

嵌入式静态随机存储器的低功耗设计

介绍了多种最新的嵌入式静态随机存储器低功耗设计技术。存储器的总功耗为动态功耗和静态功耗之和。动态功耗又分读周期功耗和写周期功耗。减少动态功耗的主要技术：（1）降低开关电容。（2）降低充放电电压摆幅等。减少静态功耗的主要技术是降低衬底电流和栅电流等。对多种低功耗技术做了分析和总结,并提出了改进意见。     

HART变送器的低功耗设计

总线供电的变送器设计中的关键问题是降低功耗，文中讨论了关于降低功耗方面的几个问题。     

MSP430微控制器的能耗计算与低功耗设计

本文在论述计算MSP430系统预计功率消耗方法的基础上,对系统的供电要求和电源管理进行了说明,并且介绍了几种MSP430系统低功耗设计的方法和注意点.     

一种低功耗电子系统的设计

根据设计电子式多用户水表等电子系统的实践，阐述了低功耗电子系统的设计中出现问题解决的思路。对于如何降低单片机系统的功耗，本文给出了设计的电子式多用户水表的硬件解决方案和降低功耗的软硬件措施，这一硬件方案和降耗措施，可应用于其他多种低功耗仪器的设计。     

八位高性能低功耗微控制器的设计与实现

分析了降低微控制器功耗的理论基础上,保持系统高性能前提下,通过改进基于流水线的时序结构和体系结构的优化,降低功耗。设计完成了兼容PIC16C57指令集,具有取指、执行两级流水线、单周期单指令(除程序转移指令外)低功耗的微控制器。     

一种采用时间交织结构的低功耗Pipelined SAR模数转换器设计

设计了一款低功耗12bit 100MS/s流水线逐次逼近型模数转换器(Pipelined SAR ADC),提出了一种第二级子模数转换器时间交织的结构,改善了模数转换器的采样率;优化Pipelined SAR ADC前后级子ADC的位数关系,同时结合半增益运算放大器技术,降低了运放的设计难度,减小了运放的功耗.本设计是在TSMC65nm LP工艺下设计实现的,在电源电压为1.2V,采样率为100MS/s,输入信号为49.1MHz时,此ADC可达到69.44dB的信噪比(SNDR)和74.04dB的无杂散动态范围(SFDR),功耗为8.6mW.     

一种低电压、低功耗CMOS基准电压源的设计

本文设计了一种低电压、低功耗、高电源抑制比CMOS基准电压源。该电路基于工作在亚阈值区的MOS管,利用PTAT电流源与微功耗运算放大器构成负反馈系统以提高电源电压抑制比。SPICE仿真显示,在1V的电源电压下,输出基准电压为609mV,温度系数为72ppm/℃,静态工作电流仅为1.23μA。在1-5V的电源电压变化范围内,电压灵敏度为130μV/V,低频电源电压抑制比为74dB。该电路为全CMOS电路,不需要用到寄生PNP三极管,具有良好的CMOS工艺兼容性。     

基于WDC结构的低静态功耗Cache设计

基于片上cache占处理器芯片功耗的比重越来越大,提出了一种新的路衰减cache(Way-Decay Cache,WDC)结构．该结构通过门控Gnd技术来动态地关闭或开启部分cache路,使得cache结构可以在低功耗配置和正常配置之间切换,从而达到降低静态功耗的目的．与现有的低功耗cache结构相比,附加的逻辑少,实现简单,具有硬件的可实现性．试验结果表明,该结构可以降低cache的功耗,同时对cache整体的性能影响很小．     

低功耗异或同或电路的设计研究

提出了2种传输管实现的新型低功耗异或门结构,UPPL（Unsymmetrical Push Pull Pass Transistor Logic）结构和CPPL（Complementary Push Pull Pass Transistor Logic）结构,两者均为非互补输入,互补输出,都能够同时产生异或和同或信号,且输出为全摆幅电压。对新结构在0.18μm工艺1.8V电压下进行了hspice仿真,与已有同类电路在速度、功耗和功耗延迟乘积方面进行了比较。UPPL结构和CPPL结构与2003年Mohamed Elgamel提出的最新设计相比,空负载时,功耗延迟乘积项分别有61.0％和58.4％的降低;扇出为3时,分别有25.3％和45.3％的降低。     

Partition-based Low Power DFT Methodology for System-on-chips

This paper presents a partition-based Design-for- Test （DFT） technique to reduce the power consumption during scan-based testing. This method is based on partitioning the chip into several independent scan domains. By enabling the scan domains alternatively, only a fraction of the entire chip will be active at the same time, leading to low power consumption during test. Therefore, it will significantly reduce the possibility of Electronic Migration and Overheating. In order to prevent the drop of fault coverage, wrappers on the boundaries between scan domains are employed. This paper also presents a detailed design flow based on Electronics Design Automation （EDA） tools from Synopsy~ to implement the proposed test structure. The proposed DFT method is experimented on a state-of-theart System-ou-chips （SOC）. The simulation results show a significant reduction in both average and peak power dissipation without sacrificing the fault coverage and test time. This SOC has been taped out in TSMC and finished the final test m ADVANTEST.