混合信号SoC联合测试方案

混合信号片上系统(SoC)模拟核的测试是SoC测试的难点之一,常用片上数模转换器(DAC)、模数转换器(ADC)配合模拟核进行测试。本文对于片上DAC、模拟核、ADC同时待测的情况,基于模拟核的振荡测试、ADC柱状图测试和DAC脉宽测试等方法,提出联合测试方案。将重构模拟核产生的三角波振荡信号,分别作为ADC柱状图测试和DAC脉宽测试的激励,并引入ADC和DAC的直连测试作为补充,构建三者两两之间的联合测试。该方案在对电路进行少量重构的条件下,自生成并复用测试激励,可实现对单故障的定位并解决双故障掩盖问题。     

应用于SAR ADC的高能效电容阵列DAC

电容阵列数模转换器(DAC)是逐次逼近型模数转换器(SAR ADC)的主要能耗来源之一.为降低电容阵列DAC的能耗,提出了一种高能效电容阵列DAC结构,该结构电容阵列中各电容单元通过开关依次连接.在前两次比较周期中,由于采用了顶板采样和电压移位技术,电容阵列DAC没有产生能耗;在之后的比较周期中,由于采用电荷共享和电压单调降低技术,电容阵列DAC产生了很少的能耗.仿真结果表明,相比于传统的电容阵列DAC结构,文中提出的高能效电容阵列DAC结构可降低99.22%的能耗,节省75%的面积.     

一种新的∑Δ内部DAC实现方案

提出了一种基于电流模技术的动态元件匹配方案 ,用以实现∑ ΔADC中内部多位数 -模转换器 ( DAC) .为减少由于 CMOS工艺中的非理想因素引起的电路失配 ,基本 DAC单元设计采用精密电流拷贝电路 ,采用动态元件匹配的设计思想 ,选择一阶动态平均权重 ( DWA)算法进行选通电路的设计 ,对各基本 DAC单元进行动态选通 ,将元件之间的失配误差转换为高频噪声分量 .这些高频分量在∑ ΔADC的数字重建滤波器中被滤除 .模拟显示 ,与不采用 DWA的实现方案相比 ,本方案可显著提高系统的信噪比     

基于混沌系统的真随机数发生器芯片设计和实现

提出了一种真随机数发生器的硬件设计.结合时间离散混沌与振荡器采样,即由时间离散混沌系统作为高频振荡源,通过低速时钟采样产生随机数.理论研究和测试分析证明,该方案能生成分布均匀、彼此独立的随机信号.经制版流片后,芯片能在1 MHz时钟下输出满足随机性测试的串行随机数,且抗干扰性较好.     

在虚拟仪器平台上构建便携式车辆综合测试系统

研究非接触式测量系统在车辆道路实验中的应用,提出了便携式车辆运动参数综合测试系统方案.对系统配置、测试原理、计算方法、软件流程、元件选择等重要问题进行了分析与讨论.     

ADS1298和ADS1252用于普通心电采集时的配置研究

TI公司推出的ADS1298和ADS1252两集成芯片是开发生物电采集系统的理想器件,本文先对两芯片用于生物电采集时的采样配置机制进行了归纳总结;在此基础上,提出了两芯片用于普通心电采集时的具体采样配置方案,并对两芯片具体配置方案的性能进行了仿真.本文还基于ADS1298和单片机C8051F320搭建了一实际普通心电采集系统,并按提出的采样配置方案进行了配置,实际测到了心电图,并实际测试了所实现系统的幅频响应,与仿真结果基本一致.相信本文的讨论对两芯片用于生物电采集时的采样配置会有参考作用.     

一种简易数字移相器的设计

基于微处理器STM32F407的数字移相器,提出了一种数字可调的双路移相器.移相器由微处理器片内ADC采集输入信号,借助FFT算法,分辨输入信号的频率,为精确取出一周期输入信号的N点序列,调节ADC的采样频率刚好为输入信号的N倍,取出N点数据序列,运用片内定时器精确控制DAC输出的延时,从而控制移相度数,DAC循环输出...     

宽带Σ-Δ锁相环路的相位噪声抵消技术

根据传统的小数分频锁相环中的采样保持方案,提出了宽带Σ-Δ锁相环中采样保持技术的实现方案.方案的采样时刻由首先出现的参考时钟信号或分频器信号的上升沿决定,可以在采样前为补偿电流和电荷泵电流提供足够的时间以保证它们在积分器上的完全积分,从而解决了使用相位内插的Σ-Δ锁相环中电荷泵电流脉冲与补偿电流脉冲间的匹配问题.仿真结果表明,使用采样保持单元后可以显著降低环路中的相位噪声和杂散噪声.     

彩铃IVR管理逻辑测试系统的改进

分析了彩铃系统的交互式语音应答(IVR)管理逻辑的现有测试系统中存在的一些弊端,提出了一个改进的方案,提高了测试的效率,最后讨论了该思想在类似的测试系统中的推广.     

高锁定范围半盲型过采样时钟数据恢复电路设计

采用标准0.18 μm CMOS工艺,设计了一种高锁定范围的半盲型过采样时钟数据恢复电路.该时钟数据恢复电路（Clock and Data Recovery,CDR）主要由鉴频器（Frequency detector,FD）、多路平行过采样电路、10位数模转换器（Digital To Analog Converter,DAC）、低通滤波器（Low Pass Filter,LPF）、多相位压控振荡器（Voltage Controlled Oscillator,VCO）等构成.该CDR电路采用模数混合设计方法,并提出了基于双环结构实现对采样时钟先粗调后微调的方法,并且在细调过程中提出了加权调相的方法缩短采样时间.仿真结果表明,该CDR电路能恢复1.25～4.00 Gbps之间的伪随机数据电路,锁定时间为2.1 μs,VCO输出的抖动为47.12 ps.