基于CORDIC算法的FPGA实现

在介绍传统的直接数字频率合成(DDS)技术和坐标旋转数字计算机(CORDIC)算法原理的基础上,就如何选择CORDIC算法的参数进行分析,并给出了推导过程。设计了一种基于高速并行流水线结构CORDIC算法的正弦信号发生器,在QuartusⅡ和Modelsim平台上综合和仿真表明,时钟频率可达205 MHz,误差在10-5数量级。给出了FPGA设计的具体过程,软件仿真结果和硬件应用结果。     

基于FPGA的数控振荡器的设计与实现

介绍一种利用矢量旋转的CORDIC(COordination Rotation DIgital Computer)算法实现正交数字混频器中的数控振荡器(NCO)的方法.推导了CORDIC算法产生正余弦信号的实现过程,给出了在FPGA中设计数控振荡器的顶层电路结构,并根据算法特点在设计中引入流水线结构设计.     

基于FPGA的通用异步收发机的设计

阐述了通用异步收发机(UART)异步串行通信原理,介绍了实现UART异步串行通信的硬件接口电路及各部分硬件模块,同时还介绍了用硬件描述语言Verilog来开发UART通信接口电路模块的方法.研究基于Verilog语言,结合有限状态机的设计方法来实现UART,将其核心功能集成到现场可编程门阵列(FPGA)上,使其整体设计紧凑、小巧,实现的UART功能稳定、可靠;同时,与其他设计方法相比较,利用有限状态机的方法具有结构模式直观简单,设计流程短,程序层次分明,易综合,可靠性高等优点,这种方法必将在电子设计自动化(EDA)技术中发挥重要作用.     

基于FPGA的DDS调频信号发生器设计与实现

模拟调制系统中,总结起来有两种调频方法,直接调频法可以获得较大频率偏移,但频率稳定低,温漂时漂都比较大,间接调频法频率稳定高,但是电路十分复杂。针对上述传统模拟调频方法的不足,从信号调频基本原理出发进行理论推导,结合DDS技术基本工作原理进行设计,利用FPGA来实现DDS调频信号的产生。并着重介绍了DDS调频原理及电路实现过程,给出了FPGA设计的仿真和示波器测试图,整个电路硬件单元简单,稳定性好,实验结果表明该设计是有效的。     

基于FPGA的USB设备接口设计

介绍了一种可以在FPGA上实现的USB设备控制器接口，讨论了USB设备控制器接口中存在的两类事务，给出了采用状态机的解决方法和设计要点．     

基于CORDIC矩阵奇异值分解的FPGA实现

在矩阵的奇异值分解(singular value decomposition,SVD)过程中,随着矩阵维数的增加,SVD的计算量呈指数型增长,从而降低了算法运行的实时性。针对这个问题,基于Hestenes-Jacobi数值计算方法,提出了一种改进的基于坐标旋转数字计算机(coordinate rotation digital computer,CORDIC)的逻辑设计,该逻辑设计采用并行的全流水线设计思想,能够提高Jacobi平面旋转变换的运行速度,进而加快任意维矩阵奇异值分解的计算速度。分析了基于Hestenes-Jacobi方法的SVD的数值计算过程,介绍了CORDIC算法的基本原理,并具体说明了基于CORDIC算法的Jacobi平面旋转模块的设计,利用Verilog语言实现设计并验证,在现场可编程门阵列(field-programmable gate array,FPGA)上运行该逻辑设计单元,与Matlab软件的运行结果进行对比。实验测试结果表明,该结构能够减少计算时间,适应高速数据处理的要求。     

基于iSLIP算法的高速Crossbar调度器的FPGA设计与实现

首先介绍了一种公平、有效的交叉矩阵调度算法——iSLIP算法,接着提出了基于iSLIP算法的调度器的FPGA(Field Programmable Gate Array)实现,并针对调度器的核心部件——可编程优先级编码器,介绍了4种设计方案,用Xilinx公司的Spartan—S10PC84—3FPGA芯片实现。对实现结果的数据分析表明,采用温度计编码型PPE的调度器更适用于构建高速、大容量交换网络。     

一种基于FPGA的通用卷积神经网络加速器的设计与实现

针对卷积神经网络中算子众多、网络结构变化迅速的特点,本文提出一种基于现场可编程门阵列(FPGA)的较为通用的卷积神经网络(CNN)加速器,可适应多种应用需求、达到较好的加速效果。该加速器采用专用的CNN指令集,可通过软件编译网络来生成指令,控制硬件灵活地实现多种网络的推理工作。在设计上,该加速器有如下几个特点：第一,采用状态握手的控制方式,让各个模块能够并行执行;第二,对FPGA的DSP进行拆分,成倍的提高计算资源;第三,通过片上RAM乒乓的方式,进一步减少MAC等待的时间,提高利用率;第四,采用类脉动阵列的形式,让工程的时序更加收敛,主频进一步提高。另外,本文还对第1层卷积以及平均池化等特殊算子,进行特殊支持来进一步提升运行性能。本文在Xilinx Kintex-7 XC7K325T FPGA上进行了实验,核心加速引擎可工作在200 MHz,卷积MAC阵列峰值算力为0.8TOPS,能效比达到63.00 GOP/(s·W)。对于YOLO V2网络,它的平均MAC利用率为91.9%;对于VGG16网络,它的平均MAC利用率为73.5%。     

基于FPGA的汉字点阵显示系统设计

利用可编程逻辑器件设计了一个16×16的LED点阵显示系统,通过设计VHDL程序从EEPROM(AT28C64)中取出相应的汉字代码,经过FPGA处理后,送给LED点阵显示,在相应电路控制下,能够变换不同的汉字。具有广泛的应用价值。     

基于FPGA的高精度正弦信号发生器设计与实现

地震数据采集系统自检时需要总谐波失真小于-106dB的高保真正弦信号,一般采用24位ΔΣ数模转换器来产生,关键技术是如何生成驱动ΔΣ数模转换器的位流。该文提出一种由正弦数据存储器、插值滤波器和ΔΣ调制器组成的位流生成器,重点介绍了插值滤波器和ΔΣ调制器的设计思路、仿真方法及其在现场可编程门阵列(FPGA)中借助DSP Builder工具实现的方法。实测结果表明:该位流生成器可以驱动一块ΔΣ数模转换器产生31.25Hz、峰峰值3.96V的高保真正弦信号,信噪比达到111.4dB,总谐波失真达到-121.0dB,满足地震数据采集系统自检的要求,并且具有结构简单、可编程和开发周期短的优势。     

CORDIC算法在软件无线电中的应用

数字下变频技术是软件无线电的关键技术之一，其主要功能是把信号搬移到更低的频率上，将宽带高速数据流信号转变成窄带低速数据流信号，以便实时信号处理．研究了一种产生正弦和余弦而无需大量查询表的方法——CORDIC算法（坐标旋转数字计算）．此算法的优点在于它不但替代了巨大的查询表，而且4个乘法器也不需要了，这是由于CORDIC算法可以用于实现复数的复相位旋转．这种方法能有效提高信号处理效率，减小硬件设计的代价，并通过仿真证明该方法的高效性．     

CORDIC算法在捷联导航系统姿态解算中的应用

在传统CORDIC算法的基础之上,通过增加迭代次数,对迭代参数进行优化筛选,提高了运算精度,通过在Altera公司NiosⅡ处理器中增加自定义指令的方式完成了硬件实现.最终将其运用到了捷联导航捷联姿态解算算法中,使解算结构得到简化,速度得到提升.     

异步CORDIC处理器设计与FPGA原型验证

提出了用同步电路设计工具和同步FPGA进行设计和验证异步电路原型的方法,设计并验证了一款异步坐标旋转数字处理器(CORDIC).首先设计出同步CORDIC电路,并得到关键路径延时数据,然后采用和同步类似的数据通路,用组合电路设计的异步握手控制单元取代同步电路的时钟,利用FPGA的内部进位链来匹配数据通路的延时.整个电路全部采用Xilinx公司的FPGA设计工具 ISE7.1进行设计和验证,布局布线后的仿真结果表明异步CORDIC处理器工作正确,利用同步电路设计工具,可以快速验证异步电路原型,缩短异步电路的开发周期.     

基于FPGA的GMSK调制器的设计实现

介绍了一种基于FPGA的GMSK调制器的设计实现.该设计充分利用FPGA内部丰富的Block RAM资源,采用DDS查表法对GMSK基带调制信号进行了实现,然后通过正交调制将基带信号变换到所需的中频频率上.经过测试验证,本设计实现的GMSK调制信号的EVM(RMS)在6%以下,能有效的满足系统性能指标.     

一种基于FPGA的AES加解密算法设计与实现

设计了一种用于低端设备、低功耗的AES(advanced encryption standard)加解密硬件模块.混合设计加解密算法,减少了资源占用,使设备在较低的时钟频率下保持较高的性能,在20 MHz时,加解密速度仍可达128 Mbit/s.     

基于CORDIC算法的直接数字频率合成器实现方法

提出了一种基于CORDIC算法的改进直接数字频率合成DDFS的实现方法，应用CORDIC算法替代了庞 大的传统正弦函数ROM输出高质量的信号，该方法使DDFS易于在FPGA等器件内实现.     

基于CORDIC算法的磁编码器设计

利用两轴正交全桥GMR传感器芯片SAS012产生两路正交信号,并利用Cyclone系列FP-GA芯片EP1C6PQ240设计了一台磁编码器原型机.由于设计中采用了流水线结构的CORDIC算法,能很好地满足系统实时性要求,并进一步在FPGA中进行了数字滤波.在原型机上的实验测试结果表明,该磁电编码器8倍频输出结果稳定.     

基于CORDIC算法的QDDS设计及其FPGA实现

设计了一种基于CORDIC算法的正交输出直接数学频率合成器(QDDS),并在ALTERA FLEX10K 系列FPGA上予以实现.该结构包括流水线32位相位累加器和16位CORDIC旋转器.系统的时钟频率20M Hz,频率切换器时为一个时钟,建立时间为20个时钟,频率为0.004 656 Hz,输出信号的频率为DC到8M Hz.