高阶有源锁相环路滤波器的设计与仿真

基于频率响应的设计方法,本文对四阶电荷泵锁相环滤波器进行了设计和仿真,利用时间常数与滤波器组件的关系,推导和分析了环路滤波器的传递函数,并在Matlab环境下仿真得到了理想的相位裕度和环路带宽.实验表明,该高阶有源锁相环路滤波器可以在保证相同的鉴相杂散抑制的同时,可允许更宽的环路带宽和更高的鉴相频率,从而改善了锁相环的带内相位噪声性能.     

基于锁相环的滞后超前环路滤波器的设计与仿真

为了改善锁相环电路的稳定性以及其相位噪声性能,基于对锁相环路传输特性的分析,提出并实现了一种新的高阶滞后超前环路滤波器的设计方法.该电路适用于高速锁相环及时钟数据恢复电路.通过调节环路滤波器元件的参数,可以满足不同的电路要求.对环路滤波器版图数据进行了PSPICE模拟,其结果表明,锁相环电路的相位裕量在40°~50°范围内时,电路的锁相时间、输出波形的形式都能够达到最优的状态.     

抑制带外相位噪声的窄带锁相环

为了解决锁相环(PLL)同时抑制输入噪声和压控振荡器(V.C.O)的相位噪声对环路噪声带宽选择上的矛盾,提出了在PLL环路中加入频—相自校相位负反馈电路,导出其传输函数、动态方程、噪声抑制的一般表达式,讨论了它的稳定性以及同步和捕捉特性,并对它抑制环路带外噪声的能力进行了实验测试,得到了比较满意的结果。     

信号源相位噪声的优化

本文简要说明了锁相环的构成和基本原理，分析了锁相环中的噪声来源，给出了环路带宽的优化方法。论文结合信号源整机调试实例．提出并实现了一种相位噪声临界时的解决办法。     

抑制带外相位噪声的窄带锁相环

为了解决锁相环同时抑制输入噪声和压控振荡器的相位噪声对环路噪声带宽选择上的矛特，提出了在ＰＬＬ环路中加入频－相自校相位负反馈电路，导出其传输函数，动态主程，噪声抑制的一般表达式，讨论了它的稳定性以及同步和捕捉特性，并对它抑制环路带外噪声的能力进行了实验测试，得到了比较满意的结果。     

高稳定BPSK信号载波相位同步算法

基于二相相移键控(BPSK)信号幅度剧烈变化会严重影响数字锁相环的环路带宽和稳定性,提出了一种数字自动增益控制(AGC)和锁相环(PLL)联合的高稳定BPSK信号载波相位同步算法.采用指数增益放大非相关反馈自动增益控制环路对输入调制信号进行幅度调整,使输出AGC的调制信号幅度稳定在预定值,再将幅度稳定调制信号输入到数字三阶PLL进行精确载波相位估计.仿真结果表明,算法避免了数字三阶PLL由于调制信号幅度变化带来的环路不稳定,且在信噪比(SNR)动态范围内,保证环路噪声性能满足BPSK信号解调的要求.     

一种抗噪声折叠宽范围低杂散小数分频锁相环

由于电荷泵的电流失配,小数分频锁相环反馈路径上经整形的量化噪声会被折叠回低频偏处,恶化带内相位噪声的性能。文章提出一种自适应的抗噪声折叠技术,根据工作频率产生合适脉宽的电流以线性化环路,在全频带内避免噪声折叠的同时不恶化参考杂散性能;设计基于TSMC 130 nm CMOS工艺,锁相环覆盖的输出频率范围为0.6～2.7 GHz。仿真结果显示：当输出频率为2.0 GHz时,环路功耗为16 mW,积分抖动为1.98 ps,品质因数为-222 dB;在电荷泵中引入8%的失配后,提出的技术改善带内相位噪声达到7 dB。     

基于极性发射机的两点调制锁相环的设计

采用0.11μm 1P6M CMOS工艺设计与研究了一款适用于蓝牙极性调制发射机的两点调制锁相环.为了校正锁相环中两个相位调制路径的环路增益,降低采用该锁相环的发射机的频移键控误差,提出了一种新型的增益校正方法,并基于该方法设计了低相位噪声、低锁定时间的两点调制锁相环电路.芯片的测试结果表明,当压控振荡器震荡在4.8 GHz时,该锁相环在偏离4.8 GHz 10 kHz、1 MHz和3 MHz时的相位噪声依次为-83、-108和-114 dBc/Hz,采用该锁相环的极性调制发射机发射0 dBm信号时频移键控误差为2.97%,该锁相环的芯片面积为0.32 mm~2,整体性能满足蓝牙射频芯片测试规范要求.     

锁频环辅助下锁相环的跟踪误差分析

为适应高动态环境,卫星导航接收机采取锁频环辅助锁相环的技术进行载波跟踪.锁相环在锁频环跟踪频率基础上锁定载波相位.现基于经典的二阶锁频环辅助三阶锁相环结构,研究其中的载波相位跟踪误差,包括动态应力误差与热噪声跟踪误差.通过推导,得到了2个误差的计算公式.仿真结果表明,有关载波相位跟踪误差的分析是准确的,有助于之后的载波跟踪环路设计.     

250 MHz 时钟产生电路中低抖动锁相环的仿真与设计

提出了一种基于行为级的锁相环(PLL)抖动仿真方法.分析了压控振荡器的相位噪声、电源和地噪声以及控制线纹波对输出抖动的影响.采用全摆幅的差分环路振荡器、全反馈的缓冲器以及将环路滤波器的交流地连接到电源端等措施,减小了PLL的输出抖动.给出了一个采用1st silicon 0.25μm标准CMOS工艺设计的250 MHz时钟产生电路中低抖动锁相环的实例.在开关电源和电池供电2种情况下,10分频输出(25 MHz)的绝对抖动峰峰值分别为358 ps和250 ps.测试结果表明该行为级仿真方法可以较好地对PLL的输出抖动做出评估.