高精度（10^-15）可搬运铷原子喷泉钟的研制

原子喷泉钟是目前世界上最准的运行原子钟,主要包括铯喷泉钟和铷喷泉钟两种.中国科学院上海光学精密机械研究所于2003年开始开展了可搬运小型喷泉铷钟样机的研制,它的主要特点是：以铷原子做工作介质、损耗低、信噪比高、冷原子碰撞频移低;通过折叠光路设计,其对激光的功率要求降低2/3,系统更加紧凑稳定,更加有利于喷泉钟的工程化.该原子钟已经获得了微波跃迁的Ramsey干涉条纹,其信噪比约100,并实现了闭环锁定,1s的稳定度为8×10？13,4×104s稳定度优于6×10？15.目前正在进行误差的评估工作及系统的改进,近期将进行项目验收,预期总的频率不确定度优于4×10？15.     

正交迭代泛函网络在中短期钟差预报中的应用

 在卫星钟源无法与地面钟源进行实时比对的时段中,准确预报卫星钟差对于维持卫星的稳定运行具有重要意义。针对卫星钟差的中短期预报问题,选择多项式模型对钟差进行建模分析,设计了一种基于滑动窗模型的正交迭代泛函网络算法。利用泛函网络的非线性学习能力对钟差预报模型进行拟合分析,采用正交函数作为泛函网络的基函数簇,并引入滑动窗思想来更新输入层元素进行迭代训练,获得较小的预报误差。分析表明,预报时间小于12 h 时,预报误差为0.2~0.5 ns,预报精度与IGU P精度相当;当预报时间为24 h 时,预报误差总体在1 ns,预报精度略次于IGU P 精度;当预报时间为1 个卫星周时,最大误差达130 ns,难以满足卫星运行对钟源的要求。研究表明：该算法适合于短期卫星钟差预报,不适合中长期钟差预报。     

兰州市钟虫属原生动物

作者于1987年4～6月及1988年4～6月对兰州市钟虫属原生动物进行了调查,共发现15种钟虫,其中小口钟虫分布最广,而且在多污性水体中为优势种,可作为多污性水体的主要指示原生动物种群.     

论时空钟的基本原理与价值

时空钟根据地球自转和公转原理。将时空钟、地球仪、晨昏圈等有机地结合起来,成为与自然地球同步运行的模拟地球。     

NIM5喷泉钟冷却光注入系统的设计和调校

针对NIM5喷泉钟(111)物理布局对冷却光的斜入射角度要求,提出了一体化冷却光注入设计,将偏振、功率和光束特性控制功能集成到冷却光注入系统.根据系统要求,提出相应指标的调校方法.在保证光功率稳定性优于97%的条件下,实现了光利用率大于86%,垂直度小于0.3',光斑均匀性波动小于4%,准直性(光束直径离散)小于3%.较好地满足了NIM5喷泉钟要求.     

数字电子日历钟的设计

介绍一种显示时间，日期和星期的电子日历钟，对星期的日进位信号提出三种设计方案以及按键输入电路的设计方法。     

弯曲时空的钟同步

用几何语言对弯曲时空的标准钟及坐标钟的同步问题做了较详尽的讨论同时对某些模糊说法做了澄清。     

基于灰色BP网络的卫星钟差预报

精密卫星钟差是精密定轨的重要因素之一.将BP神经网络模型引入卫星钟差预报,分别对少量及大量的卫星钟差数据进行预报,将其预报精度和灰色模型GM(1,1)预报结果进行分析比较,证明BP神经网络模型适于卫星钟差预报.通过对IGU超快速星历中的卫星钟差进行预报,发现前期预报精度很高,验证了其实际有效性.     

高炉料钟操纵机构优化设计

为满足高炉生产工艺要求，应对高炉料钟操纵机构进行优化设计。优化设计应保证主动摇杆处于上限位置时料钟与料斗同心，在料钟升降全行程内相对子高炉中心线的位移偏摆量尽量小。依此要求进行优化设计所得结果优于某些文献介绍的此类机构优化设计结果。     

基于kalman滤波的改进钟差模型辅助RAIM算法

为了提高完好性监视结果的可信度,现采用Kalman滤波建立新的接收机钟差预测模型.利用该模型的钟差预测值辅助进行自主完好性监测(RAIM).利用GPS实测数据进行分析验证,结果表明这种新模型辅助相对于原模型辅助,改善了卫星的几何分布和钟差预测的精度,提高了RAIM的可用性,降低了能检测到的最小故障偏差.     

Suppress Blackbody Radiation Shift with Two Clock Ytterbium Clock Transition

In order to suppress the blackbody radiation shift of ytterbium(Yb) lattice clock, we adopt the idea of the synthetic frequency by means of the two clock transitions which correspond to the static values of the scalar and tensor dipole polarizabilities with the AMBiT software package. We have obtained the synthetic wavelength around 647.7 nm and expected when the clock laser is working at the synthetic wavelength, the systematic uncertainty due to the BBR shift can be suppressed at the level of 10~(–18) or even lower.     

时钟同步状态图

时钟同步问题是分布式系统中的核心技术之一. 研究了在异步通信网络环境中,采用连续的时间戳通信模型,并利用时钟精度差概念实现系统中各个计算机之间的时钟同步. 为有效评估系统中时钟同步的状态,提出了采用时钟精度差作为权值来构造时钟同步状态图,为时钟的研究提供了一个新思路,提高了时钟同步系统的精度.     

时钟校准过程中的组合钟差预报模型

时间同步技术在分布式系统中应用广泛,时钟校准是时间同步的前提。针对时间校准过程中所需的时间信号可能出现传递失效等问题,在时间校准过程中引入钟差预报技术。同时为提高钟差预报模型的预报精度,提出一种GM-BP神经网络的钟差预报组合模型,首先利用已测钟差数据建立多个不同维数的GM(1,1)钟差预报模型,并对某时段的钟差进行预报,发挥多个不同GM(1,1)模型的优点;然后利用训练好的BP神经网络对预报结果进行非线性组合,最终的预报结果为BP神经网络非线性组合后的钟差。利用衰减器模拟对流层散射信道,设计对流层散射单向时钟校准试验,利用试验过程中实测的钟差数据进行组合模型精度验证。仿真结果表明,组合模型较单一预报模型,预报误差更加平稳,精度上提高53%~95%。     

数字电子钟的设计

本文较系统地提出了用中小规模的７４ＬＳ系列（双列直插式）组件实现所选定的电路。进行了各单元设计，总体调试。     

大盘面钟系统研制

阐述了新型大力矩、低噪音大盘面钟机芯的传动原理以及采用ＡＴ８９Ｃ２０５１单片机研制的高可靠性控制系统。     

Larmor钟与隧穿时间

计算了串联势垒系统中的Ｌａｒｍｏｒ时间,从计算结果,对Ｌａｒｍｏｒ时间的可加性和能否满足判据τＤ＝τ（λ）·τＴ＋ρ（λ）·τＲ等性质作了讨论．并阐述了关于Ｌａｒｍｏｒ时间与透射时间τＴ、反射时间τＲ和逗留时间τＤ的关系的观点．     

FPGA的可靠时钟设计方案

对于现场可编程门阵列(FPGA)常见的6种时钟设计,根据建立时间和保持时间的要求,按照同步设计原则,分别给出可靠的时钟设计方案.利用这些方案来设计FPGA的时钟,可以更容易完成FPGA的项目设计,使得FPGA系统更稳定、更可靠.     

简析时钟在交换机中的重要性

C＆C08交换机在我国固定电话网络中占有重要的地位，尤其是时钟在交换机中的重要应用。本文详细介绍了实现方式的原理和方法，并针对实现后时钟在业务、维护等方面的应用和优缺点进行分析，对数据配置方法及常见问题处理做简单介绍。     

关于时空钟可行性的论证

本文根据地球自转及公转规律论证了时空钟设计方案的科学性。     

Incremental Placement-Based Clock Network Minimization Methodology

Power is the major challenge threatening the progress of very large scale integration （VLSI） technology development. In ultra-deep submicron VLSI designs, clock network size must be minimized to reduce power consumption, power supply noise, and the number of clock buffers which are vulnerable to process variations. Traditional design methodologies usually let the clock router independently undertake the clock network minimization. Since clock routing is based on register locations, register placement actually strongly influences the clock network size. This paper describes a clock network design methodology that optimizes register placement. For a given cell placement result, incremental modifications are performed based on the clock skew specifications by moving registers toward preferred locations that may reduce the clock network size. At the same time, the side-effects to logic cell placement, such as signal net wirelength and critical path delay, are controlled. Test results on benchmark circuits show that the methodology can considerably reduce clock network size with limited impact on signal net wirelength and critical path delay.