一种适用于DVB系统的低复杂度Reed-Solomon解码器

提出了一种适用于DVB(Digital Video Broadcasting)系统的低复杂度Reed-Solomon解码器结构.在解码器的设计中充分利用了DVB系统提供的高倍率时钟,提高了核心算法模块的计算速度,优化了解码器的流水线结构,有效减小了芯片面积.解码器用SMIC 0.25μm工艺综合后规模为31 000门.     

飞利浦两片机芯彩电无彩色故障检修的教学与实践

色解码器是彩电的核心电路,色解码器损坏会出现彩电无彩色的故障现象 因此,色解码器故障的检修是《彩色电视机原理与检修》教学的重点和难点 在教学过程中以实验机型凯歌4C4705—2A型彩色电视接收机为例,详细分析了TDA3561解码器处理色度信号的过程及此类彩电无彩色故障原因和检修方法,并给出维修实例,以提高学生的维修水平.     

高吞吐率可变长码解码器的设计与实现

可变长码是视频压缩中常用的熵编码方式,因为码字的长度不固定,可变长码的解码器设计往往是整个视频解码器的难点之一.针对视频解码对可变长码解码器解码速率的要求,提出了多路并行解码的方案,排除了长度信息的反馈迟延对解码速率的制约.对解码过程中使用的分组信息表和解码符号表进行了改进,提出伪基础地址查表的方法,使分组信息表相对于同类解码器占用存储资源减小1/3,运算也相应简化.本方案可以在时钟频率为74.25 MHz的FPGA平台工作,可成为高清晰度数字电视解码器的组成部分.     

时变信道下空时分组码解码器的研究

接收端的高速运动或者载频的偏移，会引起信道的时间选择性衰落．在时变瑞利信道下，如果依然采用Alamouti经典解码方法，就会引起发送天线间互干扰的产生．当接收端采用多接收天线时，情况将变得更为复杂，此时不仅要考虑？肖除发送天线间互干扰，而且还要保证最有效的利用分集增益．基于单接收天线时的决策反馈解码器和置零解码器，提出2种新的多接收天线下的解码器，称为决策反馈最大比合并解码器（DFMRC）和置零最大比合并解码器（ZFMRC）．仿真结果显示，这2种新的解码器表现出消除发送天线间互干扰和利用分集增益的优越性能．     

空时分组编码多用户系统下ZF解码器设计

提出了一种适用于时变信道下的空时分组编码多用户系统的解码器设计方案.空时分组编码多用户系统下,传统迫零(ZF)解码器设计假定信道准静态衰落.信道时变时,该ZF解码器在解码某用户信号时引入符号间干扰(ISI),且这种干扰随信道时变增大而增加.新解码器基于ZF思想设计,在接收端构造一变换矩阵,作用该矩阵于时变信道矩阵,使之对角化而达到消除ISI影响的目的.理论仿真结果表明,对于各种信道衰落速率,在高信噪比下,传统ZF解码器均出现误码率平层,且信道时变越大,平层越严重,而新解码器不存在平层现象,获得同准静态衰落信道下几乎一致的分集增益,仅有部分编码增益损失;对于信道准静态衰落,两种解码器获得了一样的性能.     

一种具有实时温度传输系统的高压采暖机组

一种具有实时温度传输系统的高压采暖机组,包括高压采暖机本体,所述的高压采暖机本体还包括温度监测装置、压缩编码器、解码器和显示装置,所述温度监测模块通过压缩编码器与网络连接,所述显示装置通过解码器与网络连接,温度监测装置能够对高压采暖机组内的温度进行监测,压缩编码器可对监测到的温度信息进行编码通过网络传递至解码器,解码器对编码后的温度信息进行解码,传递至显示装置进行显示。     

Huffman并行解码结构及硬件实现

介绍了一种应用在JPEG解码器下采用并行方式实现的Huffman解码方式,这种结构的解码器把Huffman的头码流分析和解码分开工作,可以在同一时间进行解码;这种方式通过增加流水线和结构的复杂性对硬件资源的占用,来获得对码流解码的高吞吐量;它不同于传统的串行结构,将码流逐位地输入解码器中,然后解码器又通过逐位地匹配实现码流的解码。     

基于有限状态联合信源信道算术码的图像编解码算法

针对噪声信道的图像传输问题,提出了一个基于有限状态联合信源信道算术码的图像编码算法和对应的联合迭代解码算法.该编码算法可根据信源和信道自适应选择近似概率模型、整数编码区间上限值、跟随比特上限值、禁用符号概率大小以及禁用符号位置.该联合迭代解码算法的外解码器使用算术解码器,检测内码产生的估计序列错误和向内解码器反馈错误位置的信息;内解码器负责对信道输出序列进行估计.实验表明,提出的编解码具有很好的传输性能和较低的复杂度.     

飞利浦两片机芯彩电无彩色故障检修的教学与实践

色解码器是彩电的核心电路，色解码器损坏会出现彩电无彩色的故障现象．因此，色解码器故障的检修是《彩色电视机原理与检修》教学的重点和难点．在教学过程中以实验机型凯歌4C4705-2A型彩色电视接收机为例。详细分析了TDA3561解码器处理色度信号的过程及此类彩电无彩色故障原因和检修方法。并给出维修实例．以提高学生的维修水平。     

三值光学计算机SD11解码器的实现及改进

介绍了一款用于三值光学计算机应用研究系统SD11的三值光学解码器的设计及实现.该解码器的硬件包含4个摄像头、1个嵌入式系统和1个专门设计的摄像头和嵌入式系统的转接板.通过该转接板,实现了在软件操控下用1个嵌入式系统分时控制4个摄像头完成拍照的技术.该解码器包含了已有的数据存储技术、阈值判断技术和三值数据生成技术.对这些技术进行了必要的整合,进而形成了实际可用的解码器核心软件.该软件与获取光学处理器输出画面的过程无关,因此可作为未来商业化三值光学计算机解码技术的重要基础.通过实验研究了三值光学解码器的功能及其对环境变化的适应性,并很好地解决了当信号线长度超过1.2 m时图像质量下降的问题,使该解码器达到了在SD11中使用的要求,为促进三值光学计算机进入应用领域提供了条件.     

Multistep Linear Programming Approaches for Decoding Low-Density Parity-Check Codes

The problem of improving the performance of linear programming (LP) decoding of low-density parity-check (LDPC) codes is considered in this paper. A multistep linear programming (MLP) algorithm was developed for decoding LDPC codes that includes a slight increase in computational complexity. The MLP decoder adaptively adds new constraints which are compatible with a selected check node to refine the results when an error is reported by the original LP decoder. The MLP decoder result is shown to have the maximum-likelihood (ML) certificate property. Simulations with moderate block length LDPC codes suggest that the MLP decoder gives better performance than both the original LP decoder and the conventional sum-product (SP) decoder.     

OFDM系统中Viterbi译码器的设计及FPGA验证

在对Viterbi译码算法进行Matlab软件仿真的基础上,综合考虑硬件开销以及电力线OFDM传输系统中FEC解码的具体要求,确定了Viterbi译码器的各个设计参数．为了提高译码性能和译码速度,提出了一种改进的回溯算法．整个设计用Verilog语言编写,采用FPGA技术,通过系统联调,验证了设计的合理性与可靠性．     

跳频系统中Turbo码译码器的FPGA实现

给出了跳频系统中Turbo码译码器的FPGA(field programmable gate array)实现方案.译码器采用了Max-Log-Map译码算法和模块化的设计方法,可以对不同帧长的Turbo码进行译码.在Xilinx公司的FPGA芯片xc3s2000-4fg676上实现了帧长可变的Turbo译码器.在帧长为1 024 bit、迭代5次条件下,该译码器时延为0.812 ms,数据吞吐量为1.261 Mbit/s.分别在高斯白噪声和部分频带噪声干扰两种信道环境中测试该Turbo码译码器的误码率性能,在部分频带噪声干扰中使用了AGC(自动增益控制),结果表明,AGC有效提高了译码器在部分频带噪声干扰下的性能.     

面向中国DTTB标准的多码率LDPC译码器

为了简化中国数字电视地面广播(DTTB)标准的信道解码,提出了一种三码率合一的准循环低密度奇偶校验(QC-LDPC)译码器,利用了3种码率QC-LDPC码的结构和参数特点。该译码器采用简化的译码流程、新颖的多码率复用模式和半并行的译码结构,已成功应用于符合中国DTTB标准的接收机芯片设计。仿真和测试结果表明,该译码器在加性白色G auss噪声信道下的误码性能与单码率译码器误码性能相当。硬件实现结果表明,该译码器的资源利用率远远超过了传统的单码率译码器。该译码器结构适用于各种QC-LDPC译码器的简化设计。     

数据选择和译码显示的实验设计

数据选择器和译码器是数字集成电路中应用较多的器件之一，该文通过具体电路分析了利用数据选择器、显示译码器、变量译码器和计数器等器件构成的数据选择分时传输组成动态译码显示电路，阐述了所述电路在实验教学中所能达到的目的。     

分块低密度校验码与高速部分并行译码器联合设计方案

提出一种联合构造规则低密度校验(LDPC)码的方案.通过该方法构造的规则LDPC码不仅具有良好的纠错性能,而且适合于采用部分并行结构的译码器来实现高速译码,从而使得所构造的LDPC码在硬件复杂度与译码吞吐量之间具有较好的折衷.该译码器可兼容多种码长、多种码率的LDPC码,因此只需要设计一个译码器,就可以完成对具有相同列重的不同LDPC码的译码.     

多缓冲机制下ADPCM解码算法适应性研究

文章对不同缓冲机制下ADPCM解码算法的运行条件进行了分析与对比,利用最小二乘法,提出关于ADPCM解码函数输入数据量与函数输入缓冲区长度的条件关系式,量化了不同缓冲机制对算法适应性的影响;针对实验环境的特点,改进了IMA ADPCM解码算法.研究结果表明,采用多缓冲机制能显著提高ADPCM算法的适应性;改进后的解码算法效率较原算法提高约75%.     

使用软判决反馈的迭代信道估计方法在CDMA系统中研究

首先介绍了基于CDMA2000系统中Rake接收机的信道估计方法，然后将Turbo原理引入信道估计，针对CDMA系统提出了2种迭代信道估计方法，通过使用Rake接收机或解码之后的软信息来改善整个CDMA系统的性能，对CDMA系统中联合运用信道估计与解码技术进行了研究，由于联合信道估计与解码技术可以利用通道系统不同模块之间的“软信息”交换，从而有效提高信道估计准确程度和解码器的性能，仿真结果表明，利用解码之后的软信息来修正信道估计的方法较传统的Rake接收机中的信道估计方法性能有较大改善，在误码率为10^-3左右时，可以提高大约2dB。     

基于FPGA的卷积码Viterbi译码器实现方法

基于状态机设计了FPGA平台的卷积码Viterbi译码器。分析了该卷积码的格型图。利用其状态转移矩阵特点对Viterbi译码算法进行了简化。将译码器核心工作过程分为计算、比较、输出三个状态,通过计数器控制状态的转换。针对加法器不同的复用方法提出三种结构的译码器,并对不同结构的资源消耗情况进行了分析比较,这三种结构为实现更灵活的设计提供了选择依据。最后利用Modelsim软件对其进行了仿真,时序和译码结果和预期一致,证明该译码器的有效性。