基于异步计数器的实验探究

计数器是数字系统中必不可少的组成部分,和同步计数器不同,组成异步计数器的触发器不是共用同一个时钟源,所以触发器的翻转是异步的。该文对异步计数器的逻辑功能以及异步计数器的级联扩展进行探讨,旨在使学生掌握应用异步计数器进行电路设计。     

基于FPGA的异步FIFO设计与实现

随着现代数字电路系统密度和规模的不断扩大,一个系统中通常会包含多个时钟,因此不同时钟之间的数据传输成为亟待解决的问题.而一种可靠易行的解决方案就是异步FIFO.异步FIFO需要非常严格的多时钟技术,难以作出正确的设计合成和分析.本文提出了一种利用格雷码作为读写地址计数器的异步FIFO的设计方法,有效的避免了数据在不同时钟时间传输时遇到的亚稳态问题.并给出了综合仿真结果.     

利用卡诺图寻找内时钟复盖区的规范方法──复杂时钟下异步时序罗辑电路分析

讨论了内时钟方程复杂情况下，如何利用卡诺图寻找时钟复盖区的规范方法。以便规范并简化异步时序逻辑电路分析中的难点问题。     

触发器的时钟方程和异步计数器分析的新方法

本文将触发器的时钟脉冲作为逻辑变量处理，导出了时钟方程的一种新的表达形式，并将其引入到触发器的特性方程中，使异步计数器的分析和同步计数器的分析在方法上统一起来。     

异步计数器设计的关键

在异步计数器的设计中,要把握住两个关键问题:一个是各触发器时钟信号的选取,一个是从状态转换图化简整理各触发器的状态方程时卡诺图的正确获取。对此进行了分析并提出了具体的解决方法。     

应用四值逻辑技术异步计数器的分析和设计

应用四值逻辑技术讨论异步计数器的分析和设计,给出异步计数器分析和设计的一种方法。这种方法也适用于同步计数器的分析和设计。从给出的实例可以看出,这种分析和设计方法是有效而易行的。     

一种8位可逆计数器的设计及应用

设计了一种以二选一选择器组成的触发器作为其主体、带有加减控制模块的单时钟结构8住可逆计数器,具有异步置位功能,并最终通过MAX plusⅡ仿真验证了其功能。另外,还介绍了该计数器在一种平板显示器驱动电路中是如何通过脉宽调制实现灰度显示的。     

计数器设计及应用

本文介绍了由触发器设计异步二进制计数器的工作原理,并探讨利用中规模集成计数器构成任意进制计数器的方法.     

基于FPGA的多位格雷码计数器

根据格雷码的特性,介绍了一种用拆分计数方式实现多位格雷码计数器的方法.在Quartus Ⅱ开发平台上使用VHDL编程实现32位格雷码计数器,并得到仿真波形.实验结果表明多位格雷码计数器能在时钟频率很高的情况下准确计数,明显消除毛刺的产生.和普通的二进制计数器相比具有很好的稳定性和可靠性,为计数器的设计提供了参考.     

BESIII主触发系统VME机箱快控制插件的设计

提出了“可预置计数限的计数逻辑”和“有暂停控制的双向计数器逻辑”,解决了VME总线主板所能处理的中断的频率与输入信号脉冲的频率不匹配的难题,消除了某些信号与系统时钟异步造成的准稳态;所设计的插件实现了VME总线程控流水线式发中断的功能.     

基于逻辑函数修改技术的N进制同步计数器设计

为简化自启动任意进制同步计数器的设计过程,探讨了用逻辑函数修改技术设计基于JK 触发器的能自启动的任意进制同步计数器的设计方法。即在由JK触发器构成的同步
二进制计数器的基础上,通过修改部分触发器的激励函数方程改变计数器状态转换的顺序实现N进制计数。给出了触发器激励函数修改的原则和修改函数的确定方法,并分析了N进制计数器的自启动功能。该方法具有方便、快捷的特点和较强的实用意义。     

由T触发器构成的计数器自启动设计

总结了二进制计数器的设计方法,提出一种T触发器构成的任意进制计数器的自启动设计方法,表明推广这种设计方法具有设计快捷、方便无挂起现象的优点.     

任意进制同步计数器的优化设计

在同步计数器的一般设计方法和同步二进制计数器的连接规律的基础上,提出更简捷、迅速、方便的利用修改法优化设计任意进制同步计数器,并做了举例说明.     

计算器技术及应用

按照客户/服务器模式，探讨了Internet网上两种类型的计算器服务器端计数器和用户端计数器；阐述了两种计数器的设计方法和技术要点；运用ASP技术完成了两类计数器程序的设计和调试。     

CPLD应用中计数器竞争-冒险现象的一种消除方法

针对CPLD应用中计数器存在竞争 冒险现象的特点,为了能在基于CPLD的时序系统的设计中正确地、方便地使用计数器的输出,提出了一种消除CPLD计数器输出竞争-冒险现象的简便方法。仿真结果表明了该方法的有效性。     

基于CPLD的数字电子钟仿真研究

本文介绍了基于CPLD数字电子钟的设计方法,在CPLD内部规划了秒脉冲发生电路、两个60进制计数器(秒、分计数)、1个12进制计数器(时计数)。在MAX+PLUSⅡ软件中此电路得到了仿真验证。     

扭环型计数器自启动设计的逻辑修改方案

为了克服目前在保持右移移位寄存器内部结构不变的基础上只求解第1位触发器的激励函数设计方法的局限性,分析了扭环形计数器工作时的状态转换过程,提出在不改变右移移位、取反循环移位的状态变化规律时可对任何一位触发器的激励函数进行逻辑修改的设计方案,给出了在次态函数卡诺图上进行激励函数最小化求解与检查无效状态所赋次态值及逻辑修改...     

计数器设计在EDA教学的应用

计数器在数字电路中有着广泛的应用,现提出一种计数器设计穿插在电子电路设计的教学方法,使学生能够快速地根据现有的数字电路知识转化到EDA的应用。     

确定触发器次态卡诺图的一种新方法

本文探讨了异步计数器设计中确定良器次态卡图的一种新方法－依据时序图确定为０为１最小项法，并以一个异步十进制加法计数器的设计为例，论述了新方法的先进之处。