用FPGA实现FFT的研究

目的 针对高速数字信号处理的要求,给出了用现场可编程门阵列（ＦＰＧＡ）实现的快速傅里叶变换（ＦＦＴ）方案。方法 算法为按时间抽取的基４算法,采用递归结构的块浮点运算方案,蝶算过程只扩展两个符号位以适应雷达信号处理的特点,乘法器由阵列乘法器实现。     

基于FPGA的基-16FFT模块的实现

阐述了采用Alter公司的StratixⅡ系列FPGA设计高速FFT处理器的实现方法及技巧;充分利用其芯片的硬件资源,减少复杂逻辑,采用流水方式对复数数据实现了FFT运算;整个设计采用流水与并行方式尽量避免“瓶颈”的出现,提高系统时钟频率,达到高速处理;实验表明,此处理器既有专用ASIC电路的快速性,又有DSP器件灵活性的特点,适合用于高速数字信号处理。     

高速浮点FFT处理器的FPGA实现

介绍了一种基于FPGA的1024点自定义24位浮点FFT处理器的设计。采用改进的蝶形运算单元,减小了系统的硬件消耗,改善了系统的性能。采用流水的方式提高了系统的处理速度,使计算与存储器读/写等操作协调一致;浮点算法使得系统具有较高的处理精度。该设计方法可以广泛应用于高速数字信号处理领域。     

基于FPGA的并行实序列FFT算法研究与实现

快速傅里叶变换(FFT)算法的优劣直接影响信道化接收机的性能.文章围绕信道化接收机中的FFT模块进行研究,提出了一种可以对数据进行并行处理的FFT算法.并根据实际工程应用要求,将目前普遍采用的复序列运算改为实序列运算.文章以MATLAB软件进行理论运算,在现场可编程逻辑门阵列(FPGA)芯片环境下用Model Sim软件进行逻辑功能仿真,两者结果进行比较后表明,文中设计的算法结果正确,逻辑资源利用率高,完全符合要求.     

FPGA实现流水线结构的FFT处理器

针对高速实时信号处理的要求,介绍了用现场可编程逻辑阵列(FPGA)实现的一种流水线结构的FFT处理器方案.该FFT处理器能够对信号进行实时频谱分析,最高工作频率达到75 MHz.通过对采样数据进行加窗处理来减少了频谱泄漏产生的误差.为了提高FFT工作频率和节省FPGA资源,采用了由1 024点复数FFT计算2048点实数FFT的算法.此外还介绍了一种计算复数模值的近似算法.     

基于FPGA的实时PFFT处理器的高效实现

摘要：
提出了一种在现场可编程门陈列（FPGA）器件上高效计算实时离散傅里叶变换（DFT）的处理器.该处理器采用实时质因子傅里叶变换（PFFT）算法实现,应用级联流水架构来获得实时处理能力;利用基于查找表（LUT）的分布式算法来获得与FPGA器件基本逻辑单元适配的特性;利用质数点DFT的循环卷积特性来显著降低LUT的规模.根据该方法,设计了一个16位、1 105点的实时PFFT处理器,并在Xilinx Virtex5 FPGA平台上进行了实现验证.结果表明,该处理器达到了比现有1 024点快速傅里叶变换（FFT）更少的资源占用和更高的资源利用效率.
关键词：

中图分类号： 文献标志码： A     

基于FPGA高精度信号相位差设计

在导航定位、精确制导中,脉冲参数测量是至关重要的信息.针对高精度、实时脉冲参数测量要求,采用现场可编程门阵列(FPGA)对脉冲参数信号相位差进行测量.相比较于离散傅里叶变换(DFT)和全相位快速傅里叶变换(FFT)等方法,可用于多通道处理,可扩展成阵列,具有很强的实时处理能力,系统处理精度高,适用性广.     

基于CPLD实现可扩展(I)FFT处理器的设计

提出了基于CPLD(复杂可编程逻辑器件)实现傅立叶变换点数可灵活扩展的高速FFT处理器的结构设计以及各功能模块的算法实现,包括高组合数FFT算法的流水线实现结构、读/写RAM地址规律、补码实现短点数FFT阵列处理结构以及补码实现CORDIC(坐标旋转数字计算机)算法的流水线结构等,输入数据速率为20 MHz时,1024点FFT运算时间约为50 us.     

FPGA实现高速加窗复数FFT处理器的研究

研究采用FPGA设计高速专用FFT处理器的实现方法，使处理器能对复数数据顺序进行加窗、FFT及模平方运算．本设计具有4个特点：设计实现了只用一个运算单元进行以上3种运算的方案，有效地节省了逻辑资源；采用流水方式提高了系统的处理速度，使通信、计算、存储等操作协调一致；采用块浮点算法使系统兼有定点运算速度高与浮点运算精度高的特点；采用TMS存储模式，降低了对外围电路的速度要求．该设计方法可以广泛应用于高速数字信号处理领域．     

基于FPGA的FFT算法实现

针对在现场可编程门阵列上实现快速傅里叶变换算法的问题,优化设计出一种完整的总体实现方案,并结合系统的研制,详细地分析了其内部各功能模块的工作原理,提出了采用空间换时间技术和流水线技术加快系统运算速度的方法.利用硬件描述语言Verilog HDL对各功能模块进行编程,再进一步利用ISE和Modem-Sim工具对其进行综合和仿真,并对仿真结果进行了分析和验证.实验果表明,设计完成的系统能够在保证运算精度和实现复杂度的同时,切实可行地完成设计的总体要求.     

基于FPGA的4K点基-16 FFT电路的设计

介绍了一种基于FPGA的4096点基-16FFT算法的实现方法。用Verilog语言完成系统设计描述,经过编译、综合和下载,给出了仿真测试的结果。本文采用块浮点和循环存储结构,避免了溢出和节省了大量的硬件资源。实验结果表明,该方法在保证了运算精度和实现复杂度的同时,使运算速度相对于基-4算法提高了一倍。     

基于FPGA的块浮点FFT的实现

在分析基-2 FFT算法的基础上,提出一种用FPGA实现FFT的方法.用块浮点机制,动态扩大数据范围,在速度和精度间得到折衷;模块化设计,易于实现更多点数的FFT运算.采用Verilog语言编程实现,在Quartus II和Modelsim平台下进行逻辑综合和时序仿真,时序分析结果与Matlab计算结果相比较验证了程序的正确性.     

基于FPGA的FFT处理器的研究与设计

提出了一种基于FPGA的64点定点快速傅立叶变换(FFT)的实现方案,并采用EP2C70型号的FPGA实现了处理器.该处理器采用按时间抽取的基 2算法和6级流水线结构,每级将乘法器的旋转因子输入端固定为常数而不是作为变量从ROM中读取,流水寄存中间数据结果.采用Verilog语言在RTL级上进行了编程实现,并进行了逻辑综合、时序仿真和硬件测试.硬件测试结果与Matlab计算结果吻合得较好,证明了方案设计和程序的正确性.该处理器具有运算速度快、精度高等优点,适合于高速信号处理的应用场合.     

基于珠算原理设计64位除法器及FPGA实现

随着数字信号处理的迅猛发展,除法器在计算机和芯片技术发展中受到越来越高的重视。秉承古代数学的操作模型原理,在FPGA平台上设计了一种高性能的64位除法器,将珠算过程的"一列"对应为四位二进制数,利用珠算归除法一次计算可产生四位二进制商,大幅降低关键路径延时。该设计将珠算归除法口诀通过元件例化成五个模块:商位数模块、初商模块、退商模块、撞归模块和补商模块,根据归除原理控制状态机选择模块进行计算。经ISE软件仿真及Xilinx Virtex-2P开发板验证表明,64位珠算除法器的最大工作频率为184 MHz,平均运算仅需0.347 8μs。这适合于对计算能力和速度有较高要求的FPGA设计应用。     

基于ASIC的128点FFT处理器的设计

所研究的芯片是128点定点FFT处理器,该处理器主要应用于超宽带无线通信系统.采用一种适合于128点快速傅里叶变换(FFT)的混合基-22/2的按频率抽取算法,并在此基础上设计一种并行运算与流水线结构相结合的硬件系统.详细描述了系统状态机的设计,最终实现了一个满足时序和设计工艺要求,达到了以下指标:工作频率66 MHz,芯片面积3.54 mm2,功耗为71.6 mW的高性能的FFT的IP处理器核.     

基于DDS的64QAM调制器FPGA实现

阐述了适用于数字微波系统的全数字正交幅度调制方式与一种全数字频率合成DDS技术,把DDS技术应用于64QAM调制器数控振荡器设计中,并利用FPGA实现了64QAM调制器的各个模块单元,最后在Altera公司的QuartusⅡ5.0软件平台上进行了仿真。