QC-LDPC码编码器的FPGA实现

准循环低密度奇偶校验(QC-LDPC)码具有优异的纠错性能,已被纳入空间数据系统咨询委员会(CCSDS)的近地轨道通信标准。分析了QC-LDPC码的特点,提出一种基于生成矩阵的编码方法。该方法利用循环矩阵特性简化生成矩阵的存储模式,减少了资源消耗,同时利用循环移位寄存器和累加器实现矩阵乘法,降低了编码算法复杂度。在Xilinx xc4vsx55 FPGA上,采用VHDL语言实现了CCSDS标准中(8176,7154)LDPC编码器的设计。仿真结果表明,设计的编码器资源占用较少,吞吐量约为228 Mbit/s。     

DVB-S2系统中LDPC编码的FPGA实现

分析了DVB-S2中LDPC码的特点,给出了一种面向FPGA的LDPC码编码实现方案,并采用Verilog HDL语言在Virtex 4 xc4vlx60芯片上实现了该编码器的设计,设计采用多个BlockRAM存储校验位,实现了与同一信息位关联的所有校验位的并行处理,提高了编码速度。综合结果表明：该编码器的吞吐量约为49.95 Mbit/s,在占用资源较少的情况下满足了DVB-S2标准的要求。     

DTMB标准的高速多码率LDPC编码器设计

针对中国数字电视广播地面传输标准(DTMB)中给出的多码率LDPC码生成矩阵的特点,设计了一种串行输入串行输出基于流水线SRAA(Shift Register Adder Accumulator)结构的编码器,并同时适用于3种不同码率的LD-PC码。在Altera公司的EP3SL150型号FPGA平台上,整个设计最高时钟可达341.88MHz,简化了存储器设计结构,完全适合于DTMB标准调制器的开发。     

自适应码率QC-LDPC码编码器的FPGA实现

准循环低密度奇偶校验码(QC-LDPC codes)相比其他的LDPc码具有简单的编码结构,拥有较好的应用前景.通过构造校验矩阵设计了不同码率和不同帧长的具有系统结构的QC-LDPC码,并分析了这些码的性能,随后将编码过程分阶段引入主从控制模块及复用基本SRAA组,设计了变码率和变帧长的编码器,并用Verilog HDL语言在Spartan 3 3s1500fg676芯片上实现了编码器的设计.综合报告表明:在使用适中的硬件资源情况下,系统最大频率达到了174.856 MHz,能满足高速编码的要求.     

准循环LDPC码低存储量译码器设计与实现

研究了准循环低密度奇偶校验 (quasicyclic low density parity check, QCLDPC) 码及最小和译码算法,设计了合理的非均匀量化译码方案。充分利用准循环LDPC码校验矩阵的准循环结构特点,设计了一种低存储量准循环LDPC码的译码结构,详细描述各部分组成及功能。基于最小和译码算法及非均匀量化方案,给出了纠错性能的模拟测试结果。按照该译码结构在Xilinx公司的XC3S2000器件上实现了码长为9 216、码率为1/2的准循环LDPC码译码器。FPGA（field programmable gate array）实现结果表明,与传统译码结构相比,该译码结构可节省约30%的存储空间,在性能与实现复杂度间取得了较好的平衡。     

准循环LDPC码低存储量译码器设计与实现

研究了准循环低密度奇偶校验(quasi-cyclic low density parity check,QC-LDPC)码及最小和译码算法,设计了合理的非均匀量化译码方案。充分利用准循环LDPC码校验矩阵的准循环结构特点,设计了一种低存储量准循环LDPC码的译码结构,详细描述各部分组成及功能。基于最小和译码算法及非均匀量化方案,给出了纠错性能的模拟测试结果。按照该译码结构在Xilinx公司的XC3S2000器件上实现了码长为9216、码率为1/2的准循环LDPC码译码器。FPGA(field programmable gate array)实现结果表明,与传统译码结构相比,该译码结构可节省约30%的存储空间,在性能与实现复杂度间取得了较好的平衡。     

LDPC码高速译码器的设计与实现

通过对LDPC码(低密度奇偶校验码)的迭代译码算法的分析,提出了一种同时能够对两个码字进行译码,使得译码器中的变量节点和校验节点交替被两个码字使用的译码器结构。该结构不仅适用于全并行结构的LDPC码译码器,也适用于目前广泛采用的半并行结构译码器。以此结构为基础,实现了一个长度为1008bit,改进半并行结构的LDPC码译码器。此结构能够充分利用现有半并行结构译码器的逻辑资源,将译码器数据吞吐率提高近一倍。测试结果表明,本文实现的译码器的有效信息速率达到45Mbps。     

CDMA手机卷积码编码器的设计与FPGA的实现

阐述了卷积编码的原理和CDMA手机卷积码编码器。在MAX PLUS2软件平台上,给出了利用现场可编程门阵列器件设计的卷积码编码器电路,并进行了编译和波形仿真。综合后下载到可编程器件EPF10K10LC84-3中,测试结果表明,达到了预期的设计要求。     

基于FPGA的交织编码器的设计

阐述了交织编码的原理,在MAX+PLUS2的EDA软件平台上,给出了利用现场可编程门阵列器件的逻辑单元,用移位寄存器设计交织编码器的原理和电路,进行了编译和波形仿真实验.     

基于FPGA的DDS信号源设计与实现

利用DDS和FPGA技术设计一种信号发生器.介绍了该信号发生器的工作原理、设计思路及实现方法.在FPGA器件上实现了基于DDS技术的信号源,并可通过键盘控制其输出波形的各种参数,频率可控范围为100 Hz～10 MHz,频率调节步进为100 Hz,频率转换时间为25 ns.     

基于FPGA的WIMAX LDPC码译码器设计与实现

提出了基于TDMP-NMS算法的部分并行LDPC码译码器结构,其具有TDMP算法译码收敛快和NMS算法保持较好误码率性能下实现简单的优点.该译码器支持WIMAX标准中所有码长和码率LDPC码的译码.设计了一种基于桶形移位寄存器的重组网络单元,实现了对该标准中19种码长LDPC码译码的支持.采用一种适合于TDMP算法及其各种简化算法的动态迭代停止准则,使译码器能根据译码情况自适应地调整迭代次数.结果显示所提方案在提高译码器吞吐率的同时有效减少了译码器的硬件资源消耗.     

基于Wishbone总线接口的LDPC码编码器设计

在传感器控制系统中,Wishbone是SOC的三大总线标准之一.文章采用可重构的方式设计了一种基于Wishbone总线的LDPC码编码器,可以运用到传感网的无线通讯中.该设计采用RU算法,减小了编码复杂度,将电路设计成流水线形式,可以根据编码器工作状态自适应地响应总线上的信号.对码率为1/2,码长为255、510和10...     

移动多媒体广播系统中LDPC编码器的设计与实现

本文设计了一种符合移动多媒体广播国家标准中的信道编码解决方案,并进行了仿真,结果表明标准中的QC-LDPC码在AWGN信道中极低信噪比情况下仍具有较好的纠错性能.同时根据标准所采用LDPC码的特点,分析了QC-LDPC编码的FPGA实现方法,针对T-MMB标准中准循环编码矩阵特点,采用流水线技术和并行结构相结合的方法,使编码器在结构、存储空间和时序上得以优化,提高编码效率.实现上述基于T-MMB标准的LDPC实时硬件编码器,在实时性、资源利用率方面均达到了预期的设计要求,具有良好的应用价值.     

全数字式前馈AGC设计与FPGA实现

为了解决抗干扰导航接收机中数字干扰对消结果的动态范围过大问题,提出一种新的全数字式前馈自动增益控制(AGC)算法.研究了算法中各个参数的设置方法,并指出现场可编程门阵列(FPGA)实现技巧.仿真实验结果表明,对于不同有效位数的输入数据,只需经过一步增益调节就可使输出达到期望的取值范围;而实现时对增益控制因子精度的选择,将影响AGC输出信号的平均幅度.     

基于DVB-S2标准低密度奇偶校验码译码器设计

为解决DVB-S2标准下码长较长,译码器资源消耗较高,但速率要求较高的问题,研究了DVB-S2标准LDPC (Low Density Parity Check Code)码译码器的硬件结构.利用校验矩阵周期特性,以16 200 bit码长和0.6码率为例,设计了基于共享内存和后验概率累加储存的译码器结构.实验表明,该设...     

基于FPGA的二维双向CFAR处理器的设计与实现

在雷达自适应检测中,一维恒虚警率（CFAR）处理器只能在单一维度进行目标检测.因此基于一维CFAR算法提出一种在现场可编程门阵列（FPGA）上实现的二维双向CFAR处理器结构.该结构同时考虑了距离维和多普勒维的检测信息,提高了检测精确度.该处理器支持CA、GO、SO、OSCA、OSGO、OSSO等6种CFAR检测算法可选,支持参考单元数量、保护单元数量、排序值、门限因子可配置,可在多种杂波环境下应用.实验结果表明,当信噪比为12 dB时,6种检测算法检测概率均在80%以上;该处理器的最大综合时钟频率为137 MHz,使用的逻辑单元远小于FPGA资源,可以满足工程实际应用要求.      

基于FPGA 的高分辨率科学级CMOS 相机设计

针对高分辨率科学级相机应用广泛,国内需求量大的背景,设计了基于长光辰芯公司GSENSE400 图像传 感器的国产化高分辨率科学级CMOS( Complementary Metal Qxide Semiconductor) 相机。该相机系统包括基于FPGA ( Field Programmable Gate Array) 的数据采集、控制与Camera-Link 输出设计。FPGA 主要包含SPI( Serial Peripheral Interface) 配置模块、CMOS 时序驱动模块、数据采集模块、Camera-Link 数据转换模块以及串口通信模块。根据 CMOS 的时序逻辑,在FPGA 中实现了CMOS 驱动时序的设计。根据相机输出HDR( High-Dynamic Range) 图像的 数据量,同时为了简化FPGA 数据传输模块的设计,通过使用1 片DS90CR287 芯片,选用Camera-Link的base 模式 进行图像数据的传输,并实现串口对相机的控制。对该相机系统进行成像测试,实现了HDR 模式下连续输出 24 帧,2 048 × 2 048 像素,低读出噪声、高灵敏度、高动态范围图像,基本满足科学级成像条件的需求。     

一种低复杂度LDPC译码器的FPGA设计与实现

利用切比雪夫多项式良好的逼近性,提出了基于切比雪夫多项式拟合的BP译码算法,并将该算法在FPGA上进行了实现.该算法利用切比雪夫多项式拟合算法对传统BP算法中的复杂函数进行拟合,用少量的乘法和加法运算代替传统BP算法中的复杂函数.此外,调整得到的多项式系数,使其便于硬件实现.同时,提出一种基于移位运算的切比雪夫结构,减小因乘法器的实现带来的复杂度;并提出基于流水线设计的半并行结构,设计并实现了低复杂度的BP译码器.实验结果表明,相比于相关工作,这种结构能有效减少硬件资源.