高吞吐量低资源占用的累积码译码器

由于相邻节点间存在数据依赖关系,基于最小误符号率(Bahl Cocke Jelinek Raviv,BCJR)算法的累积码译码器无法进行多个节点的并行计算.为了提高译码器吞吐量,研究提高BCJR算法并行度的方法,通过将累积码分段,并在不同分段间传递上一次迭代的信息,属于不同分段的多个节点可以并行计算,使译码器的吞吐量得...     

Turbo码译码中的BCJR算法

BCJR算法是在Turbo码的译码中广泛使用的一种重要算法.对BCJR算法进行了详细的推导,并简要讨论了其在Turbo码译码中的一些实现问题.实践及理论研究证明,BCJR算法对于Turbo码译码性能的提高具有相当重要的意义.     

Turbo码译码中的BCJR算法

BCJR算法是在Turbo码的译码中广泛使用的一种重要算法。对BCJR算法进行了详细的推导,并简要讨论了其在Turbo码译码中的一些实现问题。实践及理论研究证明,BCJR算法对于Turbo码译码性能的提高具有相当重要的意义。     

面向磁记录信道的原模图LDPC码译码器的FPGA设计

针对传统原模图低密度奇偶校验（low density parity check,LDPC）码在译码硬件实现中,由于采用随机扩展方式,导致数据拥塞和布线困难,继而产生译码延时和资源消耗的提高及吞吐量的下降问题,通过2步准循环扩展得到了适于硬件实现的码字结构,设计了一种面向磁记录信道的原模图LDPC码译码器。该译码器信息更新采用基于TDMP（turbo decoding message passing）分层译码的归一化Min-Sum算法使得译码器具有部分并行架构;同时为了降低译码时间及功耗,给出一种低资源消耗的提前终止迭代策略。硬件实现结果表明,该译码器的译码性能十分接近相应的浮点算法,在低资源消耗的前提下,工作频率可达183.9 MHz,吞吐量为63.3 Mbit/s,并可同时适用于多种原模图LDPC码。     

LDPC码高速译码器的设计与实现

通过对LDPC码(低密度奇偶校验码)的迭代译码算法的分析,提出了一种同时能够对两个码字进行译码,使得译码器中的变量节点和校验节点交替被两个码字使用的译码器结构。该结构不仅适用于全并行结构的LDPC码译码器,也适用于目前广泛采用的半并行结构译码器。以此结构为基础,实现了一个长度为1008bit,改进半并行结构的LDPC码译码器。此结构能够充分利用现有半并行结构译码器的逻辑资源,将译码器数据吞吐率提高近一倍。测试结果表明,该译码器的有效信息速率达到45Mbps。     

LDPC码高速译码器的设计与实现

通过对LDPC码(低密度奇偶校验码)的迭代译码算法的分析,提出了一种同时能够对两个码字进行译码,使得译码器中的变量节点和校验节点交替被两个码字使用的译码器结构。该结构不仅适用于全并行结构的LDPC码译码器,也适用于目前广泛采用的半并行结构译码器。以此结构为基础,实现了一个长度为1008bit,改进半并行结构的LDPC码译码器。此结构能够充分利用现有半并行结构译码器的逻辑资源,将译码器数据吞吐率提高近一倍。测试结果表明,本文实现的译码器的有效信息速率达到45Mbps。     

基于FPGA的准循环LDPC码低时延译码器设计

针对准循环低密度奇偶校验码(LDPC码),提出一种基于FPGA的低延时译码器硬件实现结构. 该译码器基于最小和译码算法,充分利用FPGA的RAM存储结构及流水线运算方式提高译码吞吐量,降低译码时延. 该结构适用于大部分准循环LDPC码,且译码迭代一次只需约2倍缩放因子大小的时钟数量. 与非流水线译码结构相比,在不增加资源占有率的情况下,译码时延降低到原来的1/7.      

基于原模图LDPC码的联合信源信道译码器的硬件实现

采用FPGA(field programmable gate array)设计基于原模图低密度奇偶校验(low density parity check,LDPC)码的联合信源信道译码器,信道部分和信源部分都是由原模图LDPC码组成.在原模图LDPC码联合译码器的硬件实现架构中,通过2步循环扩展得到了适合硬件实现的准循环原模图LDPC码,译码器信息的迭代更新采用TDMP (Turbo decoding message passing)分层译码算法,采用的归一化最小和算法使得P-JSCD(photograph-based joint source and channel decoding)具有部分并行结构.最后,为了降低资源消耗和译码延迟,采用了提前终止迭代策略.基于FPGA平台的硬件实现结果表明,该联合译码器的译码性能非常接近相应的浮点算法,并且最大时钟频率达到193.834 MHz,吞吐量为24.44 Mbit/s.     

GPU的QC-LDPC码译码器设计与实现

在连续变量量子密钥分发(continuous variable quantum key distribution,CV-QKD)系统中,通信双方需要在远距离低信噪比的条件下进行密钥协商,必须选用码率较低,码长较长的码字.设计了一种基于图形处理器(graphics processing unit,GPU)的准循环低密度奇偶校验(quasi-cyclic low density parity check,QC-LDPC)码的高速译码器.该译码器采用收敛速度更快的分层置信传播译码算法(layered belief propagation algorithm,LBPA)实现,减少了所需的译码循环次数,并且该译码器译码扩展因子较大的QC-LDPC码,在全矩阵大小恒定的情况下,使得子矩阵的数量相对较少,从而减少了串行译码的数量.该译码器分配GPU线程对应变量节点,增加了线程的利用率,并且将所需的基矩阵信息进行合并存储,减少了GPU内存的占用.仿真结果表明,在译码长为106,码率为0.1的码字,且同时译码16个码字,迭代50次的情况下,该译码器达到了41.50 Mbits/s的吞吐量.     

基于FPGA的WIMAX LDPC码译码器设计与实现

提出了基于TDMP-NMS算法的部分并行LDPC码译码器结构,其具有TDMP算法译码收敛快和NMS算法保持较好误码率性能下实现简单的优点.该译码器支持WIMAX标准中所有码长和码率LDPC码的译码.设计了一种基于桶形移位寄存器的重组网络单元,实现了对该标准中19种码长LDPC码译码的支持.采用一种适合于TDMP算法及其各种简化算法的动态迭代停止准则,使译码器能根据译码情况自适应地调整迭代次数.结果显示所提方案在提高译码器吞吐率的同时有效减少了译码器的硬件资源消耗.     

次最佳软输入软输出译码算法

对两种次最佳软输入输出译码算法（简化的最小误符合率（ＢＣＪＲ）和软输出维持比算法（ＳＯＶＡ）的优缺点进行简化比较分析,并就进一步简化ＢＣＪＲ算法作了探讨。导出了以减少单步译码运算量为目的的两种简化算法递推公式;提出了一种更具一般性的活动窗ＢＣＪＲ算法实现方案。该方案用于级联码的迭代译码,通过适当调整活动窗参数,在尽可能降低算法复杂度的同时,获得与基于非活动窗ＢＣＪＲ算法时几乎相同的误比特性能。     

高效低复杂度的QC-LDPC码全并行分层结构译码器

针对传统的部分并行结构低密度奇偶校验码(low-density parity-check codes,LDPC)译码器在保证较高吞吐量的同时,存在消耗硬件资源较大、迭代译码收敛速度较慢等问题,提出一种高效低复杂度的准循环低密度奇偶校验(quasi-cyclic low-density parity-check,QC-LDPC)码全并行分层结构译码器.这种改进的译码器结构可有效降低存储资源消耗,并克服并行处理所导致的访问冲突等问题.设计中,后验概率信息和信道初始化信息共用一个存储模块,降低了一半存储空间的占用.各个分层之间采用相对偏移的方式,实现了分层的全并行更新,提高了译码吞吐量.分层最小和译码算法(layered min-sum decoding algorithm,LMSDA)加速了译码迭代的收敛,进一步提高了吞吐量.经ISE 14.2软件仿真及Virtex7系列开发板验证的结果表明,当译码器工作频率为302.7 MHz、迭代次数为10的情况下,吞吐量可达473.2 Mbit/s,存储资源消耗仅为传统部分并行结构译码器的1/4.     

不同信源条件下卷积码的Viterbi和BCJR两种译码方案的比较

研究了在AWGN信道下，当信源为等概和非等概分布的数据信源以及图像信源时，Viterbi和BCJR算法的性能。在计算机仿真和比较分析的基础上，进一步探讨了BCJR算法在卷积码译码中的应用条件。     

非规则低密度奇偶校验码译码器的结构设计和优化

提出了一种通用的非规则低密度奇偶校验码译码器,可适用于通过单位阵准循环移位扩展构造的任意行重非规则LDPC码.该译码器通过调整译码存储单元的存储内容而节省了一个交织网络.同时,针对处理非规则LDPC码译码过程中由行列重差异所引起的流水冲突,提出了优化的插入空闲等待时钟周期方法以及预处理方法,有效地避免了流水冲突,从而保证了该译码器的高吞吐量以及译码性能.     

跳频系统中Turbo码译码器的FPGA实现

给出了跳频系统中Turbo码译码器的FPGA(field programmable gate array)实现方案.译码器采用了Max-Log-Map译码算法和模块化的设计方法,可以对不同帧长的Turbo码进行译码.在Xilinx公司的FPGA芯片xc3s2000-4fg676上实现了帧长可变的Turbo译码器.在帧长为1 024 bit、迭代5次条件下,该译码器时延为0.812 ms,数据吞吐量为1.261 Mbit/s.分别在高斯白噪声和部分频带噪声干扰两种信道环境中测试该Turbo码译码器的误码率性能,在部分频带噪声干扰中使用了AGC(自动增益控制),结果表明,AGC有效提高了译码器在部分频带噪声干扰下的性能.