基于Wishbone SoC总线接口的高性能SDRAM控制器

介绍了一种基于Wishbone SoC总线接口的SDR SDRAM控制器的设计及在FPGA上的实现,对影响其性能的关键因素做了分析.与同类的设计相比,该控制器使用高性能、简单灵活、可复用性高的片上总线接口对SDRAM的控制命令进行了完全的封装,可以进行无限长的Wishbone总线猝发传输,并自动插入刷新操作,当一次传输跨越不同的Bank和Row时,自动插入等待周期并进行切换,可达到很高的存取效率.     

北桥设计中的总线周期精确事务级建模

总线周期精确事务级建模能解决系统设计中的仿真精度和速度之间的矛盾。以北桥中的总线设计为背景,采用SystemC中接口方法调用的原理,实现了对Wishbone总线的周期精确事物级建模,并给出了具体的实现方法和测试方法,具有一定的通用性。     

基于Wishbone总线结构的情景式IP核测试方案

随着集成电路技术的发展,IP核复用成为集成电路SOC设计的主流．该文通过对广泛应用于SOC设计中的Wishbone总线体系结构和国际上常用IP核测试方法的研究,提出一种基于Wishbone总线结构的情景式IP核测试方案．通过对该方案应用于实际项目后所产生实验数据的分析,证明这种IP核测试方案能大大降低系统层测试难度,加快系统层设计速度,并能显著提高测试激励效率和可观电路结构测试覆盖率．     

SoC片上五种总线标准的分析比较

随着SoC（片上系统）的快速发展，高速片上数据传输对片上总线的要求越来越高。文章在分析当前设计中常用的几种SoC片上总线标准（ARM的AMBA总线、Silicore的Wishbone总线、IBM公司的CoreConnect总线、Altera的Avalon总线和OCP-IP设计的OCP总线）的基础上，对它们的综合应用和性能进行了分析比较。     

浅谈Kubler编码器在西门子Profibus-DP总线中的应用

编码器是把角位移或直线位移转换成电信号的一种装置.本文介绍了编码器和现场总线技术,简要说明了Kubler编码器在西门子Profibus-DP总线中的应用。     

全集成射频发射芯片地址编码器设计

介绍了一种自主研发的全集成315 MHz/433 MHz射频发射芯片中编码器的设计.利用分频器产生二选一数据选择器的选通信号,通过逐级筛选,将并行地址数据转变为串行数据.采用Verilog HDL语言进行设计,使用Modelsim进行仿真验证,基于和舰0.18μm CMOS工艺布局布线.样片测试结果表明,编码器基础时钟频率为250kHz时可以很好地满足设计指标和功能要求.     

服务机器人手臂关节的模块化设计

设计出一种模块化机器人关节单元,可以完成同转运动,集直流电机驱动、控制及通信于一体.设计了由直流减速伺服电机和行星轮减速器组成的驱动系统,通过设计电机偏置传动实现中心孔走线,避免了机器人手臂控制电缆的磨损和缠绕问题.由单片机AT89S52、电机控制芯片LM629、电机驱动芯片LMD18200及增量式光电编码器完成了直流电机的控制,控制器局域网络(CAN)现场总线控制芯片SJA1000与CAN收发器PCA82C250组成的CAN总线串行通信系统减少了手臂内部的控制电缆线数量.经检测,该关节模块输出力矩为2 N·m,重复定位精度为±0.15°.     

在线可编程准循环LDPC码高速编码器结构

为了实现宽带无线通信,提出了一种支持可变参数的准循环低密度奇偶校验码(QC-LDPC)编码器结构,在保证很高的吞吐率的前提下实现了在线可编程。该编码器采用类CPU结构,设计专用指令集,并内嵌校验矩阵存储器。将编码算法归纳为3类基本运算,设计2条专用指令就可实现任意QC-LDPC编码。通过外部总线在线配置指令和校验矩阵存储器支持多种码率码长的编码。结果表明:该结构相对于原有纯逻辑电路的结构可以在较少的资源下实现吞吐率超过1G b/s的参数可配LDPC编码。     

基于扩展有限状态机和断言的总线接口协议测试平台

在SoC设计流程中，传统的仿真验证方法存在可观察及可控制性较差、自动化水平低等缺陷．为此，提出了一种基于扩展有限状态机（EFSM）和断言的SoC接口协议测试平台，该平台是一种自反馈测试平台，它不仅可以自动产生大量符合协议规范的测试激励矢量，而且可以通过对断言统计信息的反馈提供多种偏置选择，从而进一步提高验证的自动化水平．将该平台用于对视频后处理芯片中Wishbone总线接口协议的功能验证当中，验证结果表明，该平台可以缩短仿真验证时间大约55％～65％左右，有效地提高了验证的效率和质量．     

符合EHCI的USB2.0主机控制器IP核设计与实现

介绍了一种基于USB2.0协议,选用Wishbone总线接口的主机端控制器IP核的设计与实现.该设计以EHCI作为软硬件接口划分,支持高速(480 Mb/s)的数据传输,实现了DMA的自主控制、事务的动态调度以及数据跨时钟域的合理开销,达到减少SoC平台处理器的I/O负荷、提高传输效率与系统性能的设计目标;USBIP核的设计与系统软件开发同步进行,有效地验证了硬件功能,最终经FPGA平台与ASIC实现测试达到协议标准,可作为一个通用IP核系统集成.     

Turbo乘积码与空时分组码的结合研究

讨论了Turbo乘积码编码,研究了Turbo乘积码与空时分组码相结合的多发射天线单接收天线系统(MISO)在平坦瑞利衰落信道下的性能,这里Turbo乘积码作为外码提供编码增益,采用两个相同的扩展汉明码(64,57)构成;空时分组码作为内码提供分集增益,对于二根、三根和四根发射天线的系统空时分组码编码器的码率分别为1,1／2和1／2,空时分组码译码采用最大似然译码方式和理想信道估计．仿真结果表明,在空时分组码的基础上加入高效的信道编码方式,提高了系统编码增益,能满足高速移动环境下的高速无线数据通信性能需求．     

差分跳频系统串行级联编码器的设计与改进译码

针对短波差分跳频系统,设计RS码与差分跳频G函数串行级联的编码系统.差分跳频G函数内码采用改进的最大后验算法译码,大大简化了译码复杂度,改善了系统的误码性能,交织采用40×40块交织器,外码RS(15,9)采用Berlekamp Massey译码算法.仿真结果表明,本算法克服了传统短波差分跳频G函数译码的缺点,系统性能得到较大改善.     

基于DVB-S2的高速多码率LDPC编码器的FPGA设计与实现

针对DVB-S2标准中的低密度奇偶校验(LDPC)码,提出了一种LDPC编码器设计结构. 该结构巧妙地利用了输入数据的随机特性,显著降低了计算电路的功耗. 在此基础上,提出了两路并行的编码器设计方法,将编码器可处理的信息速率提高到原来的2倍. 在现场可编程门阵列(FPGA) XC4VLX25-10SF363上实现了两路并行的多码率LDPC编码器. 经实验测试表明,编码器工作稳定,处理速率高达328Mbit/s,可满足同步数字传输体系(SDH)高速传输的应用需求,同时,该编码器具有通用性,经过重新配置可实现具有类似校验矩阵的LDPC编码.     

基于AHB总线的3级流水线H.264编码器设计

由于H.264编码器计算量非常大,为了降低编码器运行速度,使用了3级流水线,采用AHB作为总线接口.为了获得比较大的压缩率和编码质量,支持I帧、P帧,CABAC/CAVLC,16×16和8×8块的运动估计,支持最大分辨率为720×576.CIF Foreman视频序列的压缩平均码率为320 kbps左右,平均运行速度50 MHz,D1电影视频序列平均压缩码率为1.0 Mbps左右,平均运行速度为100 MHz.     

沿周向紧密布置读码器件的绝对式光学编码器

提出了一种沿码盘圆周方向紧密布置读码器件的绝对式光学编码器。利用沿码盘圆周方向连续相邻紧密布置的光敏元件,并行地读取按照串行编码方法编码的单圈码道,就可以实现绝对位置测量。与传统绝对式编码器相比,码盘上的编码码道数量少、光学图案简单,有利于绝对式编码器实现小型化和提高精度;同时光敏元件沿码盘圆周方向连续相邻紧密布置,有利于读码器件集成化。     

住宅防盗防火多媒体集中监控系统的设计

研制了一种用于住宅、楼宇集中防盗、防火的多媒体监控系统．防盗、防火的探测分别使用热释电红外传感器和离子感烟传感器．图像的采集、传输和显示分别应用VAjetS1500-SA编码器、局域网(LAN)和VAjetS1500-RA译码器．主处理器以一块Motorola 68860 CPU为核心．在系统中对图像信号和语言信号的处理符合MPEG4标准．     

CMMB系统中RS编码器的实现

RS码是目前最有效、应用最为广泛的差错控制编码方式之一.CMMB系统中采用RS码作为信道编码的外码,既可以纠正数据信号传输中的随机错误,又可以纠正由于噪声等造成的突发错误.本文在分析CMMB系统中RS码编码原理的基础上,设计了一种基于FPGA的RS编码器,并重点分析了其中能够实现高速运算,且结构简单的的乘法器.     

一类低密度奇偶校验码的设计

低密度奇偶校验码(LDPC)是哥拉格于1962年提出的一种性能非常接近香农限的好码,并被MacKay和Neal两度重新发现,且证明了它在与基于BP(Belief-Propagation)的迭代译码算法相结合的条件下具有逼近Shannon限的性能.LDPC码的优异的性能及其在信息可靠传输中的良好应用前景,成为当今信道编码领域最瞩目的研究热点.笔者选用国际电信联盟推出的一种方案,设计了一类低密度奇偶校验LDPC(Low Density Parity Check)码.设计是针对分组块长为276比特,码率为0.7572,采用了6位量化方案.根据可编程逻辑器件(CPLD)的结构特点,提出了LDPC码的译码器结构和相应的编码器结构及其具体实现方案,并对编码方案进行了严密推导.该LDPC码适合用于ADSL传输.