基于Verilog HDL设计的PWM输出控制

介绍了一种利用硬件描述语言Verilog HDL设计PWM输出控制的方法,用以实现电机控制、交流检测等功能.并以电机控制为例,重点对硬件电路和软件设计进行了论述.与纯硬件电路相比,硬件描述语言VerilogHDL设计的电路可以根据需要随时进行改变,使得电路的实时性和设计弹性得到了较大的提高.     

基于Verilog HDL的有限状态机设计

介绍Verilog硬件描述语言(HDL)历史及其特点,有限状态机(FSM)广泛适用于设计数字系统的控制模块,包括组合逻辑和寄存器逻辑,设计的可综合状态机有多种编码风格,语言描述较为抽象,通过研究总结一般编写状态机的方法、步骤和设计要点来设计一个自动转换量程的频率计控制器并对之进行仿真。     

基于Verilog HDL的简易数字频率计设计

利用“自顶向下”的设计方法,采用VerilogHDL硬件描述语言和原理图描述相结合的方式,设计了简易数字频率计系统,并在Quartus11软件环境下对设计项目进行了编译和时序仿真。仿真结果表明,该设计能根据输入信号频率进行量程自转换调整。给出了测量结果并在实验板上4位七段数码管上进行正确显示．     

应用Verilog HDL设计等占空比奇数分频器

在分析了与逻辑关系法、或逻辑关系法原理的基础上,以等占空比七分频器的设计为例,在Quartus II 9.0环境下进行了功能仿真,仿真结果验证了两种设计方法都能实现等占空比七分频器,并进一步说明利用这两种方法可以实现任意等占空比的奇数分频器设计。     

Verilog HDL数字钟电路的设计研究

在Quartus II软件平台上采用电路图和文本文件相结合的方式完成数字钟电路的层次化建模,该电路具有正常显示(计时)、时间调整(校时)、闹铃、秒表等功能。整个电路最终经FPGA实验板的下载验证表明设计方案切实可行。本文通过对数字钟层次化设计的详细阐述,旨在使数字系统的学习者掌握基于FPGA的自顶而下的设计思路,又在实例设计中展现出Verilog HDL与C语言编程的不同。     

EDA技术中的硬件描述语言——Verilog HDL

电子设计自动化 (EDA)的关键技术之一是要求采用形式化方法来描述数字系统的硬件电路 ,VerilogHDL是目前功能最强大的EDA硬件描述语言之一 ,本文在介绍VerilogHDL语法结构的基础上 ,结合电路实例进一步阐述VerilogHDL易学、简洁、灵活、高效的编程风格     

基于Verilog HDL的14层电梯控制系统

采用Verilog HDL语言,实现了14层电梯控制功能.设计中有2个进程,分别是状态机进程和信号灯控制进程.其中状态机进程是主要进程,信号灯控制进程是辅助进程,两者相互配合完成整个控制过程.整个控制系统采用Quartus II软件仿真设计,采用DE1的FPGA开发板对所设计的程序进行了硬件调试,由硬件调试结果可看出,所设计的控制系统能实现14层电梯楼层调换功能,且具有很强的实用性和适应性.     

基于Verilog HDL的卡尔曼滤波器的仿真研究

文章对卡尔曼滤波器的算法的5个递推方程进行了详细的介绍,并采用Verilog HDL硬件描述语言对卡尔曼滤波器的算法进行了仿真研究.通过仿真分析,结果表明卡尔曼滤波器的系统过程噪声、测量噪声、系统阶数(递归次数)等因素对滤波结果有影响。     

基于Verilog HDL语言的全自动洗衣机控制器的设计与仿真

介绍了基于Verilog HDL语言的全自动洗衣机控制系统的设计与仿真.分析洗衣机每个洗衣步骤,抽象出加水、洗涤、漂洗、甩干等状态,建立有限状态机,并确定状态机的状态转换条件和输入输出信号;利用Verilog HDL硬件描述语言进行模块代码开发设计;通过QuartersⅡ软件和Modelsim软件进行编译和仿真,产生相应的仿真波形,以直观的形式辅佐结论.利用现场可编程门阵列(Field Programmable Gate Array,FPGA)教学实验箱进行功能验证,结果证明所设计的洗衣机控制器能够实现洗衣过程的自动控制,具有很强的实用性.     

Verilog HDL代码生成与验证工具设计与实现

为规范代码设计模式,提高代码编写效率,减少编码错误,设计并实现了基于设计模式的可视化Verilog HDL代码生成与验证工具.对比现有代码生成方式,参考ZIPC表格设计思想,实现自定义模块模式、模板模式和在线编辑模式三种代码生成模式.最后,通过对代码生成工具的功能测试和性能测试分析,在2000个用户并行访问情况下,系统...     

Design hardware calculator in PWM peripherals of nios II with verilog HDL

The Plus Width Module (PWM) in microprocessors is commonly used in motor control field. If the ordinary PWM peripherals output PWM waveform, the software must calculate the period and duty cycle number based on the microprocessor’s system clock cycle first, and then write them into the registers. As all known, the microprocessor without hardware calculator consume very long time in multiplication and division. In order to reduce the CPU’s running time, a calculation hardware unit was designed to calculate the waveform parameters. The software only need to write the period (Hz units) to the period register and the duty cycle (% units)to its register. This hardware unit was designed with Verilog HDL and running in the Nios II system successfully.     

基于Verilog HDL的DDR2 SDRAM控制器设计

文章对适用DDR2 SDRAM控制器的结构、接口和时序进行了深入研究与分析,总结出一些控制器的关键技术特性,然后采用了自顶向下(TOP-DOWN)的设计方法,用Verilog硬件描述语言实现控制器,随后在Modelsi m6.1上通过软件功能仿真,用Synopsys公司的DC进行综合,通过Altera公司的FPGA进行硬件验证,结果表明控制器能完全胜任对DDR2 SDRAM的控制。     

基于Verilog HDL的DDS相位累加器的一种优化设计

通过对基于VerilogHDL的DDS相位累加器的传统设计方法的对比分析,提出了应用流水线技术加法器与寄存器结合在一起进行相位累加器设计的方案,该方案既具有提高速度又具有节约资源的优点,并且以一个八位相位累加器为例,给出了实验仿真结果。     

基于FPGA的温度控制系统设计与实现

基于FPGA与温度传感器DS18B20设计实现了单回路水箱温度PID控制系统.软件主要包括PID控制算法及PWM波产生模块、DS18B20驱动模块、数码管显示驱动模块等3个模块.仿真结果验证了设计的正确性.实验结果表明,系统输出温度达到微小超调的稳定控制要求.体现了该设计方法的有效性和实用性.     

基于Verilog HDL语言描述的卷积码编码器的设计

卷积码作为一种性能优良的差错控制编码,在通信系统中有着广泛的应用。本文在介绍卷积码原理和描述方式的基础上,以1/2卷积码为例重点详细阐述了基于Verilog HDL的卷积码的编器的设计。     

基于FPGA的VGA图像控制器的设计与实现

VGA（视频图形阵列）是一种标准的显示接口，伴随着嵌入式系统的迅速发展，尤其是高速图像处理的发展．埘可以将实时图像处理进行显示有了更多的需求．这里依据VGA接口原理采用了Verilog HDL语言对Altera的Cyclone系列FPGA（现场可编程门阵列）进行了设计，并验证了结果。通过采用FPGA设计VGA接口可以将要显示的数据直接送到显示器，节省了计算机的处理过程，加快了数据的处理速度，节约了硬件成本。     

实现VHDL与Verilog HDL混合编程的一种方法

介绍了一种在Maxplus Ⅱ下实现Verilog HDL语言和VHDL语言混合编程的方法，并进行了比较．以CRC电路为例进行了介绍．在混合编程的指导思想下，可以实现Verilog HDL和VHDL编写的模块．     

实验用FPGA运动控制原型系统的设计与实现

根据当前FPGA市场快速繁荣发展及其工业应用迅速普及的需求,设计了一种实验用基于FPGA的三轴运动控制原型系统。该系统采用Altera的cyclone IVE系列芯片,使用Verilog HDL语言,在DE2—115FPGA开发板上实现电机起停控制、电机正反转控制、调速控制、PWM产生、LCD显示等模块的功能,有助于学生掌握FPGA的设计与开发,并可作为运动控制实验课程的参考。