FIR数字滤波器的FPGA实现

介绍了数字滤波器FIR的原理、应用领域及设计思想,比较了各种实现FIR滤波器方法的优缺点,说明了利用Matlab、 DSPBuilder、QuartusII 等软件以FPGA实现16阶低通FIR滤波器的步骤及方法.     

基于FPGA的16阶FIR滤波器的设计

研究了一种16阶FIR滤波器的FPGA设计方法,底层采用VHDL语言描述设计文件,顶层使用底层产生的模块连接组成FIR滤波器,并在MAX plusⅡ上进行了实验仿真和时序分析。对如何优化硬件资源利用率、提高运算速度等工程实际问题进行了探讨     

FIR数字滤波器的FPGA实现

介绍了采用加法器树和线性相位结构在FPFA上实现FIR数字滤波器的方法,并通过Verilog HDL用Quartus II进行了仿真.相对于采用传统的移位相加乘法器和直接型结构的FIR滤波器设计,这种实现方式在性能上有明显的优势,使执行效率得到了较大提高.尤其在滤波器的阶数较大的情况下,优势会更明显.     

基于FPGA的FIR数字滤波器的实现

在现代电子系统中,FIR数字滤波器以其良好的线性特性被广泛使用,属于数字信号处理的基本模块之一。在工程实践中,往往要求对信号处理要有实时性和灵活性,而已有的一些软件和硬件实现方式则难以同时达到这两方面的要求。随着可编程逻辑器件和EDA技术的发展,使用FPGA来实现FIR滤波器。既具有实时性,又兼顾了一定的灵活性,越来越多的电子工程师采用FPGA器件来实现FIR滤波器。     

基于FPGA的FIR滤波器设计

在讨论一般FIR数字滤波器设计存在问题的基础上,介绍了现代一种新的DSP设计工具DSP Builder,给出了基于FPGA的FIR数字滤波器的实现流程,并以一个32阶的低通FIR数字滤波器为例,采用DSP Builder建立了实现模型,最后,给出了仿真波形、硬件验证方法和实际测量结果。     

基于Matlab的FIR带通滤波器的设计与仿真

利用数字信号处理理论和方法,基于MAT- LAB语言,通过实例设计——FIR数字带通滤波器,给出了MATLAB完整程序。实例仿真结果表明,该带通滤波器滤波效果,达到了预期目的。     

基于DSP Builder的FIR滤波器的设计

针对目前使用FPGA实现FIR滤波器过程中编写Verilog HDL困难的问题,本文以ALTERA的QuamasⅡ为例,给出了一种通过MATLAB建模、采用以DSP builder为中介的方法,实现设计FIR滤波器的最简流程。     

FIR数字滤波器的MATLAB辅助设计及FPGA实现

以FPGA为核心,提出了一低通40阶线性相位FIR滤波器的硬件设计方案,利用分布式DA算法优化设计了查找表LUT来简化乘法运算,降低了硬件成本;同时以MATLAB强大的运算能力为辅助,对滤波器系数设计初期和LUT进行验证和仿真,极大降低了系统设计的复杂度,最终实现了低成本、高可靠性的数字滤波系统设计。     

一种基于FPGA的信号发生器设计实现

应用VHDL语言及QuartusII软件提供的原理图输入设计功能,结合电子线路的设计加以完成一个可应用于数字系统开发或实验时做输入脉冲信号或基准脉冲信号用的信号发生器,它具有结构紧凑,性能稳定,设计结构灵活,方便进行多功能组合的特点,经济实用,成本低廉。     

基于FPGA并行分布式算法的FIR滤波器的实现

采用FPGA实现FIR数字滤波器硬件电路的方案,基于只读存储器ROM查找表的并行分布式算法,设计文件采用Verilog HDL语言进行描述.该设计方案在MAX PlusⅡ上进行了实验仿真和时序分析.结果表明:它克服已有软件和硬件难以达到的对信号处理缺陷,既具有实时性,又兼顾了一定的灵活性,完全可以达到实际应用的要求.另外,对优化硬件资源利用率、提高运算速度等工程实际问题也进行了探讨.     

基于分布式算法FIR滤波器的FPGA设计

FIR滤波器是一种被广泛应用的基本的数字信号处理部件。针对采用常用方法设计实现FIR滤波器存在的问题,提出基于分布式算法设计并在FPGA上高效实现严格线性相位FIR滤波器的方案,通过编程仿真得到满意的结果。该方法实现FIR滤波器器件体积小、性能可靠、价格低廉、设计周期短,可作为高速数字滤波设计的较好方案。     

基于Matlab的FIR滤波器设计及FPGA实现

FIR滤波器是一种被广泛应用的基本的数字信号处理部件．针对常用的软、硬件方法设计实现FIR滤波器存在的问题，提出采用Matlab的窗函数方法设计并在FPGA上高速并行实现严格线性相位FIR滤波器的方案．其可以方便地调熬滤波器的阶数和系数，适合不同场合的应用．通过编程调试结果表明，该设计是可靠的，可作为高速数字滤波器设计的较好方案．     

基于FPGA的三相电源发生器的研制

利用FPGA器件以及辅助电路实现了57 V,50 Hz实时三相电源的产生,并在QUARTUS II 环境下进行了功能仿真,通过DE2开发平台验证了波形的光滑度以及稳定度。系统的设计采用模块化设计思想,分为信号发生模块、PWM模块以及必要的外围电路。与类似产品相比,该系统功能强大,体积缩小,工作灵活性和抗干扰能力相对较高,可为工业应用中的许多实验场合提供方便的实验电源。     

高速FIR滤波器设计与FPGA实现

文章主要研究了基于传统的乘累加(MAC)结构的FIR滤波器设计的2种方法,在此基础上研究了一种新的基于分布式算法(DA)的FIR滤波器设计的硬件结构,分析了DA算法结构较MAC结构的优点。最后设计了一个8阶8 bits的基于DA结构的FIR低通滤波器,并在Altera FPGA上进行硬件实现。     

基于FPGA的有源电力滤波器PWM信号发生器的设计

针对有源电力滤波器(APF)对IGBT触发脉冲信号控制的较高要求,分析了PWM信号产生机理,基于QuartusII软件设计了一种全数字三相PWM信号发生器,给定脉宽信号经过调理与数字三角波信号比较,经过宽度可调的死区发生器信号处理后,产生六路PWM脉冲信号,经驱动保护信号调理电路控制相关IGBT的导通,达到抑制谐波、补偿无功电流的目的。给出了死区发生器程序。通过仿真实验,结果证实了设计的正确性和可行性。     

基于Matlab的FIR数字滤波器的设计

介绍了应用Matlab语言设计FIR数字滤波器时采用的两种方法直接程序设计法和使用FDA-tool界面的设计法,同时介绍了FIR数字滤波器几种设计方法的函数调用格式;通过实例,给出了程序设计法和使用信号处理工具箱中的FDAtool界面进行设计的详细步骤,并在Matlab的Simulink环境下,对所设计的滤波器进行了仿真。     

一种基于FPGA的AES加解密算法设计与实现

设计了一种用于低端设备、低功耗的AES(advanced encryption standard)加解密硬件模块.混合设计加解密算法,减少了资源占用,使设备在较低的时钟频率下保持较高的性能,在20 MHz时,加解密速度仍可达128 Mbit/s.