基于MAXPLUSⅡ环境下的1位全加器的设计

介绍了基于Altera公司在Windows环境下开发的EDA软件工具MAXPLUSⅡ的1位全加器的设计，对使用到的一些EDA关键技术进行了分析和探讨。     

一位全加器的设计与实现

全加器是计算机中运算器最主要的逻辑单元,全加器的研究对理解整个计算机硬件系统具有极其重要的意义。本文对全加器进行详细分析并给出两个简单的加法例子说明加法运算的实现过程并总结了设计组合逻辑电路的步骤和方法,该方法对其他数字逻辑电路的设计具有一定的指导意义。     

基于FPGA的电梯控制器的设计

介绍了基于FPGA的电梯控制器的设计。通过对系统进行结构分析,采用层次化的设计方法,给出了控制器的VHDL程序,利用MAXPLUS Ⅱ对其程序进行了仿真,并给出了仿真结果。     

利用集成全加器设计码制转换电路

介绍了用集成超前进位全加器设计码制转换电路的理论和方法，并举例说明其应用。     

基于QuartusⅡ的ALU的实现

计算机组成原理运算器部件ALU实验,一直是计算机专业老师的教学重点,也是多数学生反映的学习难点之一,相当一部分学生不能很好地完成这个实验。QuartusⅡ作为一种EDA设计软件,提供了完整的多平台设计环境。为了帮助学生更好地完成ALU实验,介绍了实现ALU的两种方法,并以实现简单的ALU为例,详细介绍这两种方法的具体实现。     

一种新的全加器设计方案

加法器几乎在各种电路中都有着广泛的应用,提出了一种新的全加器结构,并相对于传统全加器,从面积和速度两方面论述了这种新结构的优点。最后给出一个应用例子。     

补码乘法器中负权全加器概念探讨

乘法器采用补码直接运算,可以大大加快运算速度,前人已给出了具体实现方法,遗憾的是关于进位c的算法是错误的,在有负权输入情况下,c不能简单的表示为原来输出的反,与原来输出有交叉重迭.就这一问题进行详细探讨,并提出具体逻辑表达式以及解决方案.     

基于SOA四波混频效应的全光全加器

基于半导体光放大器（SOA）的四波混频效应（FWM）,设计出同时实现全光“与”和“同或”逻辑功能的光逻辑门,并将它通过级联方式实现了一种全光全加器。利用OptiSystem光通信软件,研究信号光与泵浦光的波长间隔对FWM的影响,验证单个SOA同时输出逻辑“与”功能和“同或”逻辑功能的全光逻辑门可行性,通过软件仿真实现论文全光全加器的逻辑功能。     

一种基于NiosⅡ的加密算法设计与实现

在分析DES算法常规硬件设计方法基础上,提出了一种基于NiosⅡ加密模块组件的硬件和软件设计方案。介绍了SOPC技术和DES算法原理,采用基于NiosⅡ嵌入式软核处理器的系统设计方案,定制相匹配外围设备集成于一块FPGA硬件上,并在NiosⅡ中嵌入C程序。采用这一技术设计的SOPC芯片硬件资源利用率得到了显著的提高,降低了系统成本,具有灵活的现场可更改性。     

两点量子元胞自动机全加器电路设计

针对两点量子元胞自动机在信号沿竖直方向进行取反操作时元胞容易发生翻转的问题,提出了一种将信号沿竖直方向的取反操作转移到水平方向的方法,并将此方法运用到两点量子元胞自动机的异或门结构以及基于此异或门结构的全加器电路的设计。利用遗传模拟退火算法对电路功能进行了仿真,仿真结果验证了该方法的可行性和正确性。与利用传统四点量子元胞自动机设计的全加器电路相比,文中设计的全加器电路所需的电子数和量子点数均减少了25%,电路集成度提高了6.2%。"     

一种高速全加器运算单元

对集成芯片中一种常用单元电路——全加器,进行了结构和时延性能分析。通过运用布尔代数基本定律、定理,对全加器和函数进行全面处理,提取和函数最优化函数式。根据优化函数式,设计了高速全加器单元电路。这种电路与传统全加器单元电路相比,不仅结构简单,有利于集成,同时,由于电路传输延迟时间小,运算速度快。     

基于Nios Ⅱ的煤矿安全通信系统设计

煤炭生产主要为地下作业,其环境恶劣,要求通信及时准确,又不能使用高频无线通信系统,因此急需一个专用通信系统,以保证其安全生产．为此,介绍了基于NiosⅡ处理器和μC／OS-Ⅱ嵌入式操作系统的煤矿安全通信系统的实现方法;具体说明了系统的基本原理、系统总体设计、硬件结构设计和用户自定义模块设计,以及通信主控制程序处理流程和实现方法．结果表明：采用NiosⅡ处理器既保证了通信的可靠性、音质清晰,又简化了系统规模,使系统可以厦时升级更新．     

基于NiosⅡ的DDS技术在电磁无损检测中的应用

本文介绍了一种基于NiosⅡ的DDS技术在电磁无损检测分选仪器上的应用。以ALTERA公司的FPGA为硬件平台，根据DDS的基本原理，利用FPGA中可同时运行DDS软核和NiosⅡ处理器软核的优势，提出了一种多通道、高精度、便于采集的DDS设计方案。利用该方法设计的电磁无损检测仪具有精度高、体积小、成本低等优点，可广泛用于各种需要信号发生器的嵌入式产品中。     

基于Nios Ⅱ的光学定位跟踪系统

介绍了一套由SOPC开发平台构成的定位跟踪系统,该平台核心为Altera的FPGA及内嵌的软核Nios Ⅱ CPU。系统采用DE2开发板、OV7670数字摄像头以及数字触摸屏实现。该装置操作方便,能进行一定范围内运动物体的光学定位追踪,同时还具备手动式协调定位功能。实验结果表明,该系统功耗低、设计灵活、可拓展性强、能稳定精确地定位被跟踪目标。     

多位快速加法器的设计

加法运算在计算机中是最基本的,也是最重要的运算。传统的快速加法器是使用超前进位加法器,但其存在着电路不规整,需要长线驱动等缺点。文章提出了采用二叉树法设计加法器的方法,用该方法实现的加法器,具有电路规整、易于扩展及速度快等优点。     

基于FPGA的8位十进制频率计设计

本文介绍了用于8位十进制频率计的VHDL设计,并基于FPGA在MAXPLUS2软件下进行了计算机仿真,采用的是ALTRA公司FLEX10K系列的EPF10K10LC84-4芯片。经验证,达到了预期的效果。     

基于FPGA／SOPC—Nios Ⅱ的频率计数器设计

本设计以Altera FPGA系列Cyclone EP1C6Q240器件为载体,通过SOPC技术构建嵌入式软核Nios Ⅱ处理器平台,运用VHDL语言设计计数模块,利用等精度测量技术完成对1Hz～100MHz周期信号的精度为8×10^-6的周期和频率的测量,同时采用闸门测量技术完成脉宽、占空比的测量,重点介绍了等精度计数模块与SOPC技术的设计与实现的方法．     

基于FPGA的序列检测器设计

序列检测器是一种能够检测输入的一串二进制代码的电路,当该二进制代码与事先设定的码组一致时,检测电路输出高电平,否则输出低电平。序列检测器多用于通信系统中对同步码的检测,或者是对所需信号的提取,这在数字通信领域中有着广泛的运用。本文基于VHDL进行序列检测器的设计,所设计的序列检测器所检测的序列为"11101011"的8位二进制序列,并基于QuartusⅡ进行软件仿真并下载到FPGA实现,经检测输出结果符合设计要求。