基于FPGA的FIR滤波器设计

在讨论一般FIR数字滤波器设计存在问题的基础上,介绍了现代一种新的DSP设计工具DSP Builder,给出了基于FPGA的FIR数字滤波器的实现流程,并以一个32阶的低通FIR数字滤波器为例,采用DSP Builder建立了实现模型,最后,给出了仿真波形、硬件验证方法和实际测量结果。     

基于FPGA的16阶FIR滤波器的设计

研究了一种16阶FIR滤波器的FPGA设计方法,底层采用VHDL语言描述设计文件,顶层使用底层产生的模块连接组成FIR滤波器,并在MAX plusⅡ上进行了实验仿真和时序分析。对如何优化硬件资源利用率、提高运算速度等工程实际问题进行了探讨     

可视电话系统中用于图像抽取与内插的FIR滤波器设计

实现了可视电话系统中应用于视频格式CCIR601与QCIF相互转换的抽取与内插的FIR数字滤波器的设计,并在已实现的H.263编解码系统中使用了这些滤波器,实验结果获得了很好的图像质量。     

基于FPGA的FIR数字滤波器的实现

在现代电子系统中,FIR数字滤波器以其良好的线性特性被广泛使用,属于数字信号处理的基本模块之一。在工程实践中,往往要求对信号处理要有实时性和灵活性,而已有的一些软件和硬件实现方式则难以同时达到这两方面的要求。随着可编程逻辑器件和EDA技术的发展,使用FPGA来实现FIR滤波器。既具有实时性,又兼顾了一定的灵活性,越来越多的电子工程师采用FPGA器件来实现FIR滤波器。     

基于FPGA的16阶FIR滤波器的设计与实现

分析FIR滤波器的结构特点和基本原理,提出FPGA实现数字信号处理的方案.基于Matlab用窗函数法对FIR滤波器进行了设计,确定了滤波器的系数,最后用VHDL语言实现了16阶常系数FIR滤波器,并用QuartusⅡ软件对滤波器进行了逻辑仿真,结果符合设计预期.     

一种基于分布式算法的FIR滤波器设计与实现

提出了基于分布式算法的FIR数字滤波器的实现方法。给出了在FPGA中采用查找表实现算法的系统结构,并在QuartusⅡ环境下完成仿真与综合,验证了该算法的正确性和高效性。     

基于FPGA的高阶FIR滤波器设计

以对激光陀螺的滤波为应用背景,利用FPGA内部RAM、ROM和乘法器IP核为核心,经过可靠的同步时序设计和稳定的逻辑控制设计,在低成本的情况下很好地实现了一种高阶滤波器的设计;并且具有良好的可移植性。使用该滤波器,极大地降低了系统成本和复杂度,可以使设计人员轻松地完成对激光陀螺的高阶滤波,而不需要提高系统硬件成本。     

FIR数字滤波器的FPGA实现

介绍了采用加法器树和线性相位结构在FPFA上实现FIR数字滤波器的方法,并通过Verilog HDL用Quartus II进行了仿真.相对于采用传统的移位相加乘法器和直接型结构的FIR滤波器设计,这种实现方式在性能上有明显的优势,使执行效率得到了较大提高.尤其在滤波器的阶数较大的情况下,优势会更明显.     

基于FPGA并行分布式算法的FIR滤波器的实现

采用FPGA实现FIR数字滤波器硬件电路的方案,基于只读存储器ROM查找表的并行分布式算法,设计文件采用Verilog HDL语言进行描述.该设计方案在MAX PlusⅡ上进行了实验仿真和时序分析.结果表明:它克服已有软件和硬件难以达到的对信号处理缺陷,既具有实时性,又兼顾了一定的灵活性,完全可以达到实际应用的要求.另外,对优化硬件资源利用率、提高运算速度等工程实际问题也进行了探讨.     

基于FPGA的FIR滤波器设计方法的研究

介绍了应用流水线技术、分布式算法对FIR滤波器在FPGA硬件实现上的优化设计，并以Altera公司的DSP Builder为例，详迷了采用新一代DsP辅助设计工具，将MATLAB的Simulink环境和FPGA开发工具组合在一起，进行DSP设计的通用流程。     

一种低资源数字抽取滤波器设计

设计并实现一个应用于音频Sigma-Delta模数转换器的低资源数字抽取滤波器。该滤波器采用多级多采样率结构, 整体带内纹波小于0.06 dB, 带宽为21.6 kHz, 最低工作频率为10 MHz。通过滤波器硬件架构的设计, 有效地缩小了抽取滤波器的电路面积和功耗。芯片测试结果表明, 对 64 倍过采样率、4 阶Sigma-Delta调制的 1 bit 脉冲密度调制信号输出码流进行处理, 得到音频信号的信噪比达到87.2 dB, 在SMIC 0.13 μm 工艺下, 数字部分的面积约为0.146 mm²。与同类型抽取滤波器相比, 面积减小58%, 功耗减少60%以上。     

基于分布式算法FIR滤波器的FPGA设计

FIR滤波器是一种被广泛应用的基本的数字信号处理部件。针对采用常用方法设计实现FIR滤波器存在的问题,提出基于分布式算法设计并在FPGA上高效实现严格线性相位FIR滤波器的方案,通过编程仿真得到满意的结果。该方法实现FIR滤波器器件体积小、性能可靠、价格低廉、设计周期短,可作为高速数字滤波设计的较好方案。     

FIR数字滤波器的FPGA实现

介绍了数字滤波器FIR的原理、应用领域及设计思想,比较了各种实现FIR滤波器方法的优缺点,说明了利用Matlab、 DSPBuilder、QuartusII 等软件以FPGA实现16阶低通FIR滤波器的步骤及方法.     

基于FPGA的K计数环路滤波器的设计

介绍了K计数环路滤波器的基本结构和工作原理,提出了一种基于FPGA的K计数环路滤波器的设计方法,采用Verilog硬件描述语言进行编程,Xilinx ISE软件进行综合及时序模拟。     

Small-Space Microphone Array Fractional Delay Algorithm Based on FIR Filter for Cochlear Implant

Directional speech enhancement of signals from microphone arrays is an effective way to improve speech recognition for cochlear implant users.The strict implant size limitation results in a short distance between microphones.The fractional delay problem due to the short distance between microphones is solved by a maximal flat (Maxflat) finite impulse response (FIR) filter,using the Maxflat error criteria at a low frequency containing most of the speech information and energy.The fractional Maxflat FIR filter approximates the ideal digital fractional filter at the magnitude response,phase response,and phase delay characteristics,and is also very low order.The results demonstrate that the Maxflat FIR filter accurately and effectively solves the fractional digital delay and is very suitable for real-time speech processing in practical cochlear implant products.     

基于有限脉冲变换的FIR滤波器进化设计

结合FIR傅里叶级数设计法和窗函数的基本原理，提出先将FIR滤波器的脉冲系列自由分布于－1－1之间，然后优化求逆，获得预期FIR滤波器特性的新思路，根据预期频率特性的指标要求，建立脉冲值的优化模型，通过遗传算法来求解，所得的优化解，使对应FIR滤波器的频率特性较好地满足预期频率特性的要求，该设计具有方法简单、自由度高、灵活性和鲁棒性高的特点。     

FPGA中FIR数字滤波器设计可采用的一种成倍减少硬件资源使用的方法

文章提出了一种新的FIR数字滤波器硬件实现结构。这种实现结构,大大减少了乘法器以及累加器等硬件资源的使用。文章对比讨论了两种FIR数字滤波器硬件实现结构所占用硬件资源的差别,指出了新结构的优势;通过MATLAB及EDA工具的仿真,表明在完成FIR数字滤波方面,新的硬件实现结构的功能与传统结构是相同的。     

基于FPGA+USB2.0多通道数据采集系统设计

针对传统数据采集系统中主控制器升级慢和传输芯片速率低等弊端,利用FPGA内嵌FIR滤波器抗干扰、现场可编程性、容易升级与更新以及USB接口通用性好、传输速率快的优点,设计了基于FPGA+USB2.0多通道数据采集系统,能够完成4路最大采样频率150 kHz、精度为12位的数据采集和传输,实现了高精度数据采集。     

基于FPGA的流水线技术设计与实现

本文以一个16阶FIR滤波器设计为例,讨论了在FPGA中设计流水线加法器、乘法器及FIR滤波器的设计方法,并对性能进行比较,说明了流水线设计方法能较好地提高运算速度。