一个面向移动设备的可编程顶点处理器的设计

为了取代传统的功能单一、电路复杂的固定功能的几何单元电路,设计了一个高性能的面向移动设备的可编程顶点处理器(VPU).该处理器采用了定点的4路单指令多数据(SIMD)的运算结构和具备数据旁路功能的流水线结构,并具有一个高精度的特殊函数求值单元.这些结构加快了处理器的运算速度,并有效减少了电路面积.该处理器已经在FPGA平台上实现.实验结果表明,该处理器能够完成几何部分的计算功能,并且允许用户编程实现自定义的变换模型和光照模型,以实现各种特殊效果.     

数字图像保密系统的嵌入式设计与FPGA验证

为避免纯软件方式实现数字图像保密系统安全性弱的缺陷,介绍了一种基于嵌入式设备的软硬件协同设计方案。首先设计并分析了一个基于Logistic映射和Lorenz系统的图像加密算法,然后给出了一种基于ARM 7主控制器和USB设备接口的嵌入式设计方案,最后给出了该设计的具体实现,并对实现进行了FPGA验证。实验结果表明,该设计的加解密数据处理速度在USB1.1全速模式下可达8.5 Mbps,并且保持较高的密钥敏感性,以及较平均的像素值分布,提供的嵌入式设计方案满足数字图像保密系统的应用需求,对其他保密系统的安全性设计也具有一定的参考价值。     

FPGA的简易处理器设计

电子设计自动化技术正成为电子系统设计的主流。本文基于可编程逻辑器件FPGA,利用硬件描述语言VHDL设计实现了一个简易中央处理器,为今后的进一步开发打下了基础。     

异步CORDIC处理器设计与FPGA原型验证

提出了用同步电路设计工具和同步FPGA进行设计和验证异步电路原型的方法,设计并验证了一款异步坐标旋转数字处理器(CORDIC).首先设计出同步CORDIC电路,并得到关键路径延时数据,然后采用和同步类似的数据通路,用组合电路设计的异步握手控制单元取代同步电路的时钟,利用FPGA的内部进位链来匹配数据通路的延时.整个电路全部采用Xilinx公司的FPGA设计工具 ISE7.1进行设计和验证,布局布线后的仿真结果表明异步CORDIC处理器工作正确,利用同步电路设计工具,可以快速验证异步电路原型,缩短异步电路的开发周期.     

基于多FPGA的片上网络模拟平台设计和实现

针对片上网络的设计和优化问题,提出了一种基于多FPGA的片上网络模拟平台结构,用于加速片上网络的功能验证和性能评估.通过层次化设计和分布式流量管理器等技术,有效地提高了系统的灵活性,加速了片上网络的设计空间搜索.实验结果表明,多FPGA模拟平台不仅相对于传统的软件仿真具有500~10 000倍的加速比,与其他片上网络模拟平台相比也具有明显的速度优势.     

实现量子远程控制的可编程处理器

利用共享的EPR纠缠和单个qubit量子态对量子动力学进行编程,提出一个可编程的量子处理器方案,实现对远程量子态的有限的系列操作. 进而讨论了利用线性光学元器件对该可编程门的物理实现方案.     

一种可编程安全处理器体系结构的研究与实现

提出了一种可编程安全处理器PSP(Programm ab le Security Processor)的体系结构,该体系结构由SPARC V8处理器内核、AHB片上总线及密码算法模块等部分构成,密码算法模块通过AHB总线与处理器内核进行高速交互.FPGA原型实现表明,该安全处理器能通过SPARC指令编程进行灵活控制,密码算法模块可以按需配置,能够满足嵌入式计算中对安全性和灵活性的需要.     

高速浮点FFT处理器的FPGA实现

介绍了一种基于FPGA的1024点自定义24位浮点FFT处理器的设计。采用改进的蝶形运算单元,减小了系统的硬件消耗,改善了系统的性能。采用流水的方式提高了系统的处理速度,使计算与存储器读/写等操作协调一致;浮点算法使得系统具有较高的处理精度。该设计方法可以广泛应用于高速数字信号处理领域。     

基于FPGA的二维双向CFAR处理器的设计与实现

在雷达自适应检测中,一维恒虚警率（CFAR）处理器只能在单一维度进行目标检测.因此基于一维CFAR算法提出一种在现场可编程门阵列（FPGA）上实现的二维双向CFAR处理器结构.该结构同时考虑了距离维和多普勒维的检测信息,提高了检测精确度.该处理器支持CA、GO、SO、OSCA、OSGO、OSSO等6种CFAR检测算法可选,支持参考单元数量、保护单元数量、排序值、门限因子可配置,可在多种杂波环境下应用.实验结果表明,当信噪比为12 dB时,6种检测算法检测概率均在80%以上;该处理器的最大综合时钟频率为137 MHz,使用的逻辑单元远小于FPGA资源,可以满足工程实际应用要求.      

基于流水线架构的卷积神经网络FPGA实现

卷积神经网络（CNN）已被广泛用于图像处理领域,且通常在CPU和GPU平台上进行计算,然而在CNN推理阶段存在CPU计算速度慢和GPU功耗高的问题。鉴于现场可编程门阵列（field programmable gate array,FPGA）能够实现计算速度和功耗的平衡,针对当前在卷积结构设计、流水线设计、存储优化方面存在的问题,设计了基于FPGA的卷积神经网络并行加速结构。首先将图像数据和权值数据定点化为16 bit定点数,一定程度上减少了乘加运算的复杂性;然后根据卷积计算的并行特性,设计了一种高并行流水线卷积运算电路,提高了卷积运算性能,同时也对与片外存储进行数据交互的流水线存储结构进行了优化,以减少数据传输的时间消耗。实验结果表明,整体加速器在ImageNet数据集上的识别率达到94.6%,与近年来相关领域的报道结果相比,本文在计算性能方面有一定的优势。     

基于JTAG和FPGA的嵌入式SOC验证系统设计与实现

文章设计采用FPGA、NIOSⅡ软核以及定制的JTAG逻辑,构建了一种通用的FPGA嵌入式验证平台,成功地完成了国产某型DSP芯片的验证与测试.此验证系统首次建立了从PC到验证目标系统的完整的数据链路,解决了SOC验证系统的可重用性和验证数据发送、传输、采集的实时性、准确性及可测性问题.     

LCD定标器芯片设计的FPGA验证方案研究

介绍了LCD定标器的总体结构和工作原理,以及应用Xilinx公司的Virtex-Ⅱ系列FPGA进行LCD定标器芯片功能验证的方案．该方案使LCD定标器芯片和其他外部模块组成一个完整的工作系统,能对芯片的预期功能进行全面系统的验证,从而尽早地发现前期设计中存在的问题,以便及时修改RTL级代码来确保芯片的设计功能完全正确,达到预期设计目标．验证结果表明,提出的方案正确可行,良好地完成了验证定标器设计功能的任务．     

基于FPGA的ATM采集卡的设计与实现

4口155 M异步传送模式（asynchronous transfer mode,ATM）业务采集卡实现对4个155 M ATM overSDH/SONET接口的数据采集,基于大容量FPGA（field programmable gate array）实现AAL2/AAL5的线速信元重组,重组后生成的AAL2SSSAR-SDU/AAL5 CPCS-SDU加上时间戳、ATM通道标识后,封装成以太网报文,通过采集输出口输出给信令协议分析服务器,可实现对Iu-CS、Iu-PS接口的信令监测,同时支持cell mode的采集应用.     

DSP+FPGA的实时图像处理硬件系统设计

将TMS320C6201 DSP(Digital Signal Processor)和ACEX1K100 FPGA(Field Programmable Gate Array)相结合,设计了一种通用的基于模块的单通道实时图像处理硬件系统.首先,给出了硬件系统的整体结构图,分析了系统的工作原理;然后,给出了每一功能模块的设计过程;最后,指出了进一步研究的内容.     

高速FIR滤波器设计与FPGA实现

文章主要研究了基于传统的乘累加(MAC)结构的FIR滤波器设计的2种方法,在此基础上研究了一种新的基于分布式算法(DA)的FIR滤波器设计的硬件结构,分析了DA算法结构较MAC结构的优点。最后设计了一个8阶8 bits的基于DA结构的FIR低通滤波器,并在Altera FPGA上进行硬件实现。     

一种基于FPGA+ARM的高速电力谐波检测仪硬件的设计与实现

介绍了一种结合FPGA硬逻辑的高速数据处理能力和ARM的高效数字功能扩展能力,实现实时高速电力谐波检测的"FPGA+ARM"硬件新构架.这种新架构采用复用逻辑及流水线技术在FleA上实现了A/D采样控制、加窗、FFT及模平方等运算.采用uClinux为操作平台在ARM处理器完成对FPGA的现场配置、数据通信处理及人机交互接口等功能.实际应用表明,这种架构可较好地解决电力谐波检测中的"实时性与精确度的矛盾".     

基于PIC16F877和FPGA的同步发电机自动准同期装置设计

为进一步提高同步发电机并列操作的快速性、准确性和安全性,简化装置结构,缩短开发周期,研制一种基于PIC16F877单片机和现场可编程门阵列电路FPGA的新型同步发电机自动准同期装置.介绍了该装置的硬件及软件设计.该装置采用PIC16F877为控制核心,FPGA为辅助控制器,实现输出脉冲的宽度控制和各输出动作的信号显示等.这种混合设计的优点是两者的优势互补,硬件电路结构简单,系统可靠性高,能够快速准确地实现发电机并网.