电荷泵对小数分频锁相环相位噪声的影响

与整数分频电荷泵锁相环不同,小数分频电荷泵锁相环中电荷泵对锁相环的性能有更大的影响,电荷泵的各种非理想因素将降低PLL输出相位噪声和杂散的性能.重点分析了电荷泵两种非理想因素对小数分频锁相环相位噪声和杂散的影响:非线性和电流失调.此外还分析了电荷泵电流源噪声对小数分频锁相环的影响,分析结果为优化电荷泵的电路设计提供理论依据.     

一种应用于全数字锁相环的小数分频器设计

文章针对宽带全数字锁相环(All-Digital Phase-Locked Loop,ADPLL)架构的频率综合器设计了一种适合的宽分频范围的小数分频器.由于经典的宽分频范围的小数分频器结构在边界处会发生失效,文章在分析其他解决方案的同时,提出了利用可变延时单元进行固定相位校准的解决方法.本设计的可变分频比分频器分频比范围为32~127,输入频率为1.8~3.7GHz,面积为0.46mm×0.24mm.测试结果显示,本设计有效地解决了经典宽分频范围的小数分频器结构在边界处会发生失效的问题.     

基于小数分频锁相技术的S频段信号源设计

基于小数分频锁相技术,采用片内集成VCO的锁相芯片ADF4350,设计了一种应用于射频收发机本振部分的S频段频率合成器。通过单片机的逻辑控制,该信号源可实现137.5~4 400MHz频率范围内任意步进频点的合成。实测结果表明,该S频段小数分频锁相环频率合成器具有优良的相位噪声和杂散抑制,以及较高频率分辨率。     

小数分频锁相环的杂散分析

利用小数分频锁相环进行频率合成可以在不降低参考信号频率的前提下，提高输出信号频率分辨率，从而提高系统的频率转换速度。小数杂散是小数分频锁相频率合成中的主要问题，目前尚未见到对它进行的详细分析，详细分析了小数分频杂散产生的机理及它的影响，并提出了消除小数杂数的方法。     

小数分频锁相环的杂散分析

利用小数分频锁相环进行频率合成可以在不降低参考信号频率的前提下，提高输出信号频率分辨 率，从而提高系统的频率转换速度。小数杂散是小数分频锁相频率合成中的主要问题，目前尚未见到对它 进行的详细分析。详细分析了小数分频杂散产生的机理及它的影响，并提出了消除小数杂散的方法。     

一种采用微机控制的锁相伺服系统速度给定方法

本文根据小数分频的基本原理,提出一种新的采用微机控制的锁相伺服系统速度给定方法,从而在不降低鉴相频率的前提下提高了速度给定分辩率,並对小数分频产生的附加相移具有补偿作用。实验表明,本方案速度给定范围宽,分辩率高,线路简单,控制方便。     

MSI小数分频频率合成器的研制

本文介绍一种新型的MSI小数分频频率合成器。它采用最新的计数控制逻辑电路组成基本的数字频率合成器。然后插入小数分频新技术,使程序分频器分频比的小数位可扩展到任意多的位数,得到任意小的输出频率间隔。从而解决了单环数字频率合成器中高的鉴相频率和小的频率间隔之间的矛盾。本文讨论了相位噪声,从理论和实践都证明了小数分频的方案能提高边带抑制比和降低输出相位噪声。最后给出了实验结果。     

宽带Σ-Δ锁相环路的相位噪声抵消技术

根据传统的小数分频锁相环中的采样保持方案,提出了宽带Σ-Δ锁相环中采样保持技术的实现方案.方案的采样时刻由首先出现的参考时钟信号或分频器信号的上升沿决定,可以在采样前为补偿电流和电荷泵电流提供足够的时间以保证它们在积分器上的完全积分,从而解决了使用相位内插的Σ-Δ锁相环中电荷泵电流脉冲与补偿电流脉冲间的匹配问题.仿真结果表明,使用采样保持单元后可以显著降低环路中的相位噪声和杂散噪声.     

宽带∑-△锁相环路的相位噪声抵消技术

根据传统的小数分频锁相环中的采样保持方案，提出了宽带∑-△锁相环中采样保持技术的实现方案．方案的采样时刻由首先出现的参考时钟信号或分频器信号的上升沿决定，可以在采样前为补偿电流和电荷泵电流提供足够的时间以保证它们在积分器上的完全积分，从而解决了使用相位内插的∑-△锁相环中电荷泵电流脉冲与补偿电流脉冲间的匹配问题．仿真结果表明，使用采样保持单元后可以显著降低环路中的相位噪声和杂散噪声．     

10 GHz低相噪扩频时钟发生器的设计与实现

基于55nm CMOS工艺设计并制造了一款小数分频锁相环低相噪10GHz扩频时钟发生器(SSCG).该SSCG采用带有开关电容阵列的压控振荡器实现宽频和低增益,利用3阶MASHΔΣ调制技术对电路噪声整形降低带内噪声,使用三角波调制改变分频系数使扩频时钟达到5 000×10~(-6).测试结果表明:时钟发生器的中心工作频率为10GHz,扩频模式下峰值降落达到16.46dB;在1 MHz频偏处的相位噪声为-106.93dBc/Hz.芯片面积为0.7mm×0.7mm,采用1.2V的电源供电,核心电路功耗为17.4mW.     

锁相环路的带内调频技术研究

本文在小数分频技术基础上给出了一种锁相环路带内调频的设计方案,可将调制信号频率下限延伸到直流,但调制信号上限受锁相环路影响,需与带外调频结合使用获得宽带调频。     

一种抗噪声折叠宽范围低杂散小数分频锁相环

由于电荷泵的电流失配,小数分频锁相环反馈路径上经整形的量化噪声会被折叠回低频偏处,恶化带内相位噪声的性能。文章提出一种自适应的抗噪声折叠技术,根据工作频率产生合适脉宽的电流以线性化环路,在全频带内避免噪声折叠的同时不恶化参考杂散性能;设计基于TSMC 130 nm CMOS工艺,锁相环覆盖的输出频率范围为0.6～2.7 GHz。仿真结果显示：当输出频率为2.0 GHz时,环路功耗为16 mW,积分抖动为1.98 ps,品质因数为-222 dB;在电荷泵中引入8%的失配后,提出的技术改善带内相位噪声达到7 dB。     

跳频锁相频率合成器研制

本文报告了研制一种快速跳频销相频率合成器的技术路线和结果。该合成器采用程控时分复用小数分频锁相技术，解决了快速跳频频率合成中的诸多固难。测试结果表明，该频率合成器可适用于快速跳频通信系统。     

一种新型锁相频率合成理论与方法的研究

数字锁相频率合成技术在当今频率合成技术中占主导地位。在这一技术中,人们一直在努力寻求解决高比相频率与高频率分辨率之间的矛盾的方法。经典的解决方法是采用多环结构,但这种方案结构复杂且成本高。七十年代末美国HP公司首次提出了小数分频技术,为上述矛盾的解决开辟了新的途径。但由于小数分频技术中存在有模拟相位内插器对鉴相器输出端的三角波干扰分量的补偿精度还不够高的缺点,而且该技术硬件线路复杂,且对器     

小数分频技术及其实现

给出了一种小数分频技术的实现方法，并在实验的基础上进一步证实了小数分频的可行性．该法通过微机控制，分辨率可达1HZ．     

应用脉冲调制技术改善分数锁相环频谱纯度

介绍了分数分频锁相环产生分数调制的原因和进行相位补偿的复杂性，分析了小数位的数字分布对输出信号频谱纯度的影响，由此给出用脉冲调制方式改善输出信号质量的实现方案和理论分析。     

基于提花圆机硬件功能的FPGA的分频器研究与实现

在提花圆机选针器控制系统中,实现了一种基于FPGA的等占空比任意小数分频电路的设计.首先简要介绍了FPGA器件的特点和应用范围,讨论了一些常见整数分频的方法,最后介绍了一种基于FPGA的双模前置小数分频器的分频原理及电路设计,并用Verilog HDL编程,QUARTERSII6.0进行仿真.     

一种高速14/16双模相位开关预分频器

分析了无线通信领域频率综合器的关键模块高速预分频器(prescaler)的设计方法,并根据电路要求设计了一个适用于WLAN 802.11a/b/g标准的14/16双模相位开关预分频器.该电路采用SMIC 0.18μm CMOS工艺实现,总芯片面积470μm×420μm.测试结果表明在1.8 V电源电压下它的正常分频范围高达1.46~6 GHz.当输入频率为6 GHz时,电路在14和16两种分频模式下相位噪声分别为-117.70 dBc/Hz@10 kHz和-118.36 dBc/Hz@10 kHz.     

快速完成Pascal三角形数值运算电路

介绍了典型N－数字小数分频器的工作过程，在此基础上分析了由级联累加器实现的积分功能，其累加器溢出按Psscal三角形数值计算，利用计算结果可实现频率合成器的相位补偿及减小相位抖动，最后给出了4级Psscal三角形数值计算的实现电路图及模拟结果，分析了该电路的一些特点，该电路山嵌入在已设计的∑-Δ调制小数分频专用集成电路中，采用无锡上华0．6μmCMOS双铝双多晶标准单元工艺制造，并在微波信号源仪器上应用。     

基于VerilogHDL的分频器的优化设计

基于整数和小数分频的实现原理,提出了整数和小数分频器的算法和结构,采用Verilog硬件描述语言优化设计了偶数、非50%占空比和50%占空比的奇数、半整数分频器,重点对任意小数分频器进行了设计优化.用LDV5.1进行了仿真,用Synplify Pro进行了基于ALTERA公司FPGA的综合,证明了其可行性.