一种基于RAM的QC-LDPC码新颖编码架构研究(英文)

为了提高LDPC编码器的数据吞吐率,提出了一种基于RAM的改进型准循环LDPC码(quasi-cyclic lowdensity parity-cheek,QC-LDPC)的编码器实现方法。采用RAM存储校验位,并引入指针来指示RAM的地址方法,从而取代传统编码架构中的移位寄存器,使编码过程通过对RAM的读写操作实现,校验位序列也通过对RAM的读操作串行输出。由于该编码器没有使用移位寄存器以及并串转换电路,从而大幅度节约了硬件资源并提高了数据吞吐率。     

5G LDPC编码器的低复杂度实现

针对5G LDPC编码因校验矩阵个数多、循环块大小取值多而导致编码器实现困难的问题，通过分析、优化由校验矩阵求取校验位的线性变换过程，提出一种面向片上系统(System-On-Chip, SoC)的编码器架构。在该架构下，编码器作为一个加速器，挂在主处理器的数据总线上。编码器包括控制器、基本图存储器、信息/校验位存储器、寄存器文件和3个运算器(移位器、求模器、加法器)。文中提出了基本图的存储方法和格式并对该编码器进行了FPGA实现。结果表明，该编码器具有低复杂度、中等吞吐率的特点。     

DVB-S2系统中LDPC编码的FPGA实现

分析了DVB-S2中LDPC码的特点,给出了一种面向FPGA的LDPC码编码实现方案,并采用Verilog HDL语言在Virtex 4 xc4vlx60芯片上实现了该编码器的设计,设计采用多个BlockRAM存储校验位,实现了与同一信息位关联的所有校验位的并行处理,提高了编码速度。综合结果表明：该编码器的吞吐量约为49.95 Mbit/s,在占用资源较少的情况下满足了DVB-S2标准的要求。     

QC-eIRA码的构造及其变码率编码器FPGA实现

针对非规则重复累积码(extended irregular repeat-accumulate, eIRA)校验矩阵中H_1矩阵的随机性,提出采用有限域构造H_1矩阵的方法,并构造出了几种高码率码型。新构造码型既保留了eIRA码特殊的结构,同时又具有准循环LDPC码(quasi-cyclic low density parity check codes, QC-LDPC)的特点。仿真结果表明,当码长达到8175时,新构造码型的性能明显优于QC-LDPC码,在中长码长时表现出较好的性能。基于新码型结构特点,设计通过读写随机存储器(random-access memory,RAM)实现校验位计算的编码器硬件架构,采用Verilog HDL在Virtex 4 xc4vlx60芯片上实现了编码器,结果显示,相比于基于移位累加器组的传统QC-LDPC码,新的编码架构占用的硬件资源大幅降低,且更利于灵活实现变码率编码。     

在线可编程准循环LDPC码高速编码器结构

为了实现宽带无线通信,提出了一种支持可变参数的准循环低密度奇偶校验码(QC-LDPC)编码器结构,在保证很高的吞吐率的前提下实现了在线可编程。该编码器采用类CPU结构,设计专用指令集,并内嵌校验矩阵存储器。将编码算法归纳为3类基本运算,设计2条专用指令就可实现任意QC-LDPC编码。通过外部总线在线配置指令和校验矩阵存储器支持多种码率码长的编码。结果表明:该结构相对于原有纯逻辑电路的结构可以在较少的资源下实现吞吐率超过1G b/s的参数可配LDPC编码。     

在线可编程QC-LDPC码高速编码器结构

为了实现宽带无线通信,提出了一种支持可变参数的准循环低密度奇偶校验码(QC-LDPC)编码器结构,在保证很高的吞吐率的前提下实现了在线可编程。该编码器采用类CPU结构,设计专用指令集,并内嵌校验矩阵存储器。将编码算法归纳为3类基本运算,设计2条专用指令就可实现任意QC-LDPC编码。通过外部总线在线配置指令和校验矩阵存储器支持多种码率码长的编码。结果表明:该结构相对于原有纯逻辑电路的结构可以在较少的资源下实现吞吐率超过1Gb/s的参数可配LDPC编码。     

基于FPGA的WIMAX LDPC码译码器设计与实现

提出了基于TDMP-NMS算法的部分并行LDPC码译码器结构,其具有TDMP算法译码收敛快和NMS算法保持较好误码率性能下实现简单的优点.该译码器支持WIMAX标准中所有码长和码率LDPC码的译码.设计了一种基于桶形移位寄存器的重组网络单元,实现了对该标准中19种码长LDPC码译码的支持.采用一种适合于TDMP算法及其各种简化算法的动态迭代停止准则,使译码器能根据译码情况自适应地调整迭代次数.结果显示所提方案在提高译码器吞吐率的同时有效减少了译码器的硬件资源消耗.     

一种改进的QC-LDPC码及其编码器FPGA实现

为了提高低密度准循环奇偶校验码（quasi-cyclic low density parity check codes,QC-LDPC）的编码码率灵活性和降低该码的实现复杂度,提出了一种改进的 QC-LDPC 码构造方法,并通过构造校验矩阵设计出了几种高码率码型,仿真结果表明该码在中、长帧长时性能优于相近参数的传统 QC-LDPC 码;针对该码型设计了一种基于随机存取存储器（random-access memory,RAM）的编码器硬件架构,通过存储地址指针实现对校验矩阵的存储,使得编码器能灵活地实现变码率和变帧长编码。采用 verilog 硬件描述语言在 Spartan-3 XC3S1500芯片上实现了编码器。综合结果显示：新的硬件编码架构较基于移位寄存器的传统 QC-LDPC 码的编码器硬件架构,在编码延时保持相同而硬件资源大幅降低的情况下,编码器系统的最高频率达到了225．174 MHz,能满足高速编码需求。     

分层近似规则LDPC码的编码器设计

提出一种分层近似规则(LAR)LDPC码的构造方法及其编码器的设计方案.该方案在现有的RU算法的基础上,完全去掉了前向替换(FS)的步骤,并引入循环移位寄存器结构来处理密矩阵与向量的乘法,使其硬件复杂度从与密矩阵维数平方成正比,下降到只与其维数成正比.与RU算法相比,新方案缩短了编码器的编码延时,提高了吞吐量,还对不同码长和码率的应用具有线上重构的灵活性.仿真结果表明,分层近似规则LDPC码具有与随机构造的规则码极其相近的纠错性能,具有很高的实用参考价值.     

基于对偶基的比特并行算法实现RS编码

以DVB-C系统中的RS编码为例,参照Berlekamp比特串行乘法器,提出了一种基于对偶基的比特并行乘法器的方法来实现RS编码器,可以达到较高的吞吐率,从而可以采用FPGA/CPLD实现高速RS编码.     

基于GPU的高吞吐量QC-LDPC码编码器实现

目前准循环低密度奇偶校验(quasi-cyclic low-density parity-check,QC-LDPC)码快速编码普遍采用现场可编程逻辑门阵列(field programmable gate array,FPGA)、专有电路(application-specific integrated circuit,...     

Circulant矩阵构造准循环LDPC码的旋转环长分析法

低密度奇偶检验(QC-LDPC:Quasi-Cyclic Low-Density Parity-Check)码的环长分布影响决定着LDPC码的解码效果和编码复杂度,但其分析较困难.为此,首次提出旋转距离分析法,用于分析基于Circulant矩阵构造的准循环低密度奇偶校验码(QC-LDPC码)的环分布,并给出了任何一个基...     

基于二维优化的QC-LDPC码构造方法

研究了基于置换阵的QC-LDPC码圈长分布、ACE分布与对应的基矩阵结构之间的关系.在此基础上,提出在PEG构造框架下,联合优化校验矩阵圈长分布和ACE分布的QC-LDPC码构造方案.该构造方法不是单纯的以消除短圈或增加圈的ACE为目的,而是通过对圈长和ACE设定一个合理的约束关系,将ACE小的短圈尽量排除.由于基矩阵维数较少,新构造方法能够以较低的复杂度优化得到自适应多个扩张系数的基矩阵,从而得到一族不同码长的QC-LDPC码.仿真结果表明,在相同码率和节点度分布的条件下,新构造方法得到的一系列不同长度的码字,在BP算法下的性能都要优于IEEE802.16e中对应的QC-LDPC码字.     

LDPC Decoder for CCSDS Code by Flipping Bits and Fetching Words

The well-known CCSDS(consultative committee for space data systems) LDPC(low density parity check) code for near-earth applications is discussed and used for a case study of Mc Eliece system. First, a data error is picked out with the CCSDS LDPC code. The problem with its generator matrix is illustrated and overcome by a shortened code with some middle code bits deleted. In correspondence, its parity check matrix is also revised with the new quasi-cyclic(QC)-LDPC code. Second, a fast decoding scheme for general QC-LDPC codes is proposed based on flipping bits and fetching words. Besides, a lightweight CCSDS LDPC code based Mc Eliece system can be set up with such codes. The repaired CCSDS LDPC code is supposed to be still useful for communications and storages, and the normalized decoding algorithm is also efficient for general QC-LDPC codes.     

自适应码率QC-LDPC码编码器的FPGA实现

准循环低密度奇偶校验码(QC-LDPC codes)相比其他的LDPc码具有简单的编码结构,拥有较好的应用前景.通过构造校验矩阵设计了不同码率和不同帧长的具有系统结构的QC-LDPC码,并分析了这些码的性能,随后将编码过程分阶段引入主从控制模块及复用基本SRAA组,设计了变码率和变帧长的编码器,并用Verilog HDL语言在Spartan 3 3s1500fg676芯片上实现了编码器的设计.综合报告表明:在使用适中的硬件资源情况下,系统最大频率达到了174.856 MHz,能满足高速编码的要求.     

一种无短停止距离及短环的准循环LDPC码构造方法

短停止距离及短环的存在使准循环LDPC(QC-LDPC)码的BER性能比随机构造的LDPC码的性能差,然而现有的准循环LDPC(QC-LDPC)码设计方法并没有同时考虑消除短停止距离和短环.为此,本文给出构造准循环LDPC码无短停止距离(停止距离为2和3)和无短环(4环和6环)的充要条件,解决了构造任意长度无短停止距离且无短环的QC-LDPC码的设计问题,为系统分析法构造校验矩阵提供了理论依据.在有效消除了短停止距离和短环的同时,使QC-LDPC码具有较大的最小汉明距离.实验结果表明,在中短码和长码时按照本文所提出定理设计的QC-LDPC码具有明显优于随机构造的LDPC码性能,且无错误平层.