基于SIMUUNK锁相环设计

针对实际中锁相环设计复杂性,提出了采用MATLAB仿真工具箱SIMULINK对锁相环进行建模和仿真的方法,优化设计方案.为验证、分析与锁相环跟踪锁定速率相关的因素,借助了SIMULINK软件的灵活性、直观性等优点,对模型进行了多次参数修改和仿真,并测出多组实验数据.得出最佳设计方案.     

基于SIMULINK锁相环设计

针对实际中锁相环设计复杂性，提出了采用MATLAB仿真工具箱SIMULINK对锁相环进行建模和仿真的方法优化设计方案。为验证、分析与锁相环跟踪锁定速率相关的因素，借助了SIMULINK软件的灵活性、直观性等优点，对模型进行了多次参数修改和仿真，并测出多组实验数据。得出最佳设计方案。     

通信系统中差分型电荷泵锁相环

高性能的锁相环芯片,是当今通信领域研究的一个重点.通过改进普通型电荷泵锁相环电路模块,设计出一种带有共源共栅电流源的差分型电荷泵锁相环,使之有效地控制时钟馈通、电流不匹配、电荷注入和电荷共享等非理想效应,保证电荷泵的充放电速度更快、抖动更低.仿真结果表明,该设计实现了快锁低抖特性.     

高速锁相环的核心部件压控振荡器的设计

提出了高速锁相环的核心部件压控振荡器（VCO）的一种设计方案，该VCO采用环路振荡器结构，主要由3级电流模驱动逻辑（CSL）反相器延迟单元、Cascode偏置电路以及输出缓冲整形电路这3大部分组成。仿真结果表明采用了CSL结构作为延时单元的压控振荡器具有良好的线性度，较宽的线性范围以及高的工作频率。     

高速锁相环的核心部件压控振荡器的设计

提出了高速锁相环的核心部件压控振荡器(VCO)的一种设计方案，该VCO采用环路振荡器结构，主要由3级电流模驱动逻辑（CSL）反相器延迟单元、Cascode偏置电路以及输出缓冲整形电路这3大部分组成。仿真结果表明采用了CSL结构作为延时单元的压控振荡器具有良好的线性度，较宽的线性范围以及高的工作频率。     

90nm CMOS工艺高速锁相环设计与优化

基于TSMC90nm CMOS工艺设计了一款高速锁相环.为优化锁相环整体的相位噪声及参考杂散性能,分析了差分电荷泵和LC压控振荡器的相位噪声,并且讨论了多模分频器的设计方法.高速锁相环的整体芯片版图面积为490μm×990μm.测试结果表明,在频偏1MHz处的相位噪声为-90dBc,参考杂散为-56.797dBc.      

PLL两点调制在跳频通信GMSK调制源中的应用

阐述了PLL两点调制的基本原理，并在ADS软件环境下，验证了两点调制在慢跳频通信GMSK调制源设计中应用的可行性。并且利用ADS软硬件协同仿真的功能进行了电路的相噪和杂散性能测试。     

快速锁定的宽频带CMOS锁相环设计

设计了一种可快速锁定的宽频带CMOS电荷泵锁相环电路.通过增加一个自适应带宽控制模块,当锁相环处于捕捉状态时,增加环路带宽实现快速锁定;锁相环接近锁定状态时,减小带宽,保证环路的稳定性和减小杂散.同时还设计了能工作在宽频率范围的压控振荡器.该锁相环基于0.25μm CMOS工艺,供电电压为2.5V时,工作范围在960～2 560MHz,功耗为8.9～23.2mW,锁定时间小于12μs.     

用于无绳电话的45/48 MHz接收机锁相环频率合成器

设计了用于无绳电话的45/48 MHz接收机锁相环频率合成器.电路采用0.35 μm CMOS工艺,整数分频方式,外接LC谐振回路来调节环路工作在34 MHz、37 MHz两个频段,每个频段包括20个信道,间隔25 k为一个信道.本文用SMIC 0.35μm CMOS工艺参数对所设计的频率合成器进行了仿真,仿真结果表明：在电荷泵充放电电流为1 mA时,整体电路工作电流小于2.5 mA,spur小于-60 dBc,锁定时间小于3 ms.     

一种高速低相位噪声锁相环的设计

设计了一种1．8V、SMIC0．18μm工艺的低噪声高速锁相环电路．通过采用环行压控振荡器,节省了芯片面积和成本．通过采用差分对输入形式的延时单元,很好地抑制了电源噪声．与传统的简单差分对反相器延时单元相比,该结构通过采用钳位管和正反馈管,实现了输出节点电位的快速转变,整个电路芯片测试结果表明：在输入参考频率为20MHz、电荷泵电流为40μA、带宽为100kHz时,该锁相环可稳定输出频率为7971MHz—1．272GHz的时钟信号,且在中心频率500kHz频编处相位噪声可减小至-94．3dBc／Hz。     

PLL两点调制在跳频通信GMSK调制源中的应用

阐述了PLL两点调制的基本原理,并在ADS软件环境下,验证了两点调制在慢跳频通信GMSK调制源设计中应用的可行性.并且利用ADS软硬件协同仿真的功能进行了电路的相噪和杂散性能测试.     

基于PHEMT工艺的5 GHz锁相环芯片

给出了基于0.2 μm砷化镓赝晶高电子迁移率器件工艺设计的高速锁相环芯片的电路结构、性能分析与测试结果.芯片采用吉尔伯特结构的鉴相器和交叉耦合负阻差分环形压控振荡器,总面积为1.15 mm×0.75 mm.锁定时中心工作频率为4.44 GHz,锁定范围约为360 MHz,在100 kHz频偏处的单边带相位噪声约-107 dBc/Hz,经适当修改后可应用于光纤通信系统中的时钟数据恢复电路.     

单片机控制锁相环(PLL)脉冲合成器

简要介绍了锁相环（ＰＬＬ）的工作原理,以及使用８９Ｃ２０５１和 ＭＣ１４５１６３Ｐ设计频率合成器的方法。     

一种高性能4阶电荷泵锁相环的设计

文章设计了一款完全集成的高性能4阶电荷泵锁相环.根据系统性能要求,该锁相环的环路滤波器选用3阶无源低通滤波,其他模块在典型结构的基础上采取了改进措施以获得高性能.首先,利用MATLAB进行系统建模,获得锁定时间和环路参数;然后给出了关键电路的结构以及前、后仿真的结果.在SMIC0.35μm 2P3M CMOS工艺条件下,该锁相环的正常工作范围为60～640 MHz,400 MHz时周期到周期抖动为96 ps,面积为0.38 mm2.内嵌本电路的一种DAC芯片已交付数据,成功参加MPW项目流片.     

HC4046锁相环频率特性优化技术研究

针对通用锁相环频率特性中高频部分的线性不足,通过对HC4046锁相环内部结构的分析,提出了一种锁相环频率特性优化技术.实验结果表明,优化后的HC4046锁相环频率特性的线性度小于3%,有很强的实用性.     

应用于有源相控阵的锁相环分频器设计

文章基于130 nm SiGe BiCMOS工艺设计实现了一种1×7的二分频器链,链路前四级采用电流型逻辑(current mode logic,CML)实现,后三级采用电压型逻辑(voltage mode logic,VML)实现;并设计了电平转换模块,解决2种形式电路匹配问题,实现链路前后的级联.此外完成了分频器链...     

无线局域网射频前端VCO及高速双模预分频器设计

论述了一种应用于802．11a无线局域网射频前端高速频率合成器中两个关键模块的设计：负阻LC压控振荡器(VCO)与高速双模分频器(DMP)的射频全芯片集成。采用0．18pmCMOS工艺,1．8V电压下进行仿真,VCO仿真偏离4．5GHz中心频率500kHz时,相位噪声为—119dBc／Hz,VCO调谐范围为15％。除8／9双模预分频器实现了高速、低抖动、低功耗设计。均方差抖动9ps,核心部分电源电流消耗3．9mA。     

幅相调制发射机的技术改进

本文针对M2W机使用过程中出现的问题,提出了解决方案,为了配合M2W机的使用完成了载波调幅监视器的设计,包括射频取样电路、驻波检测电路等,实践表明改进的M2W机的性能得到了进一步的提升,误报警率和故障率都明显下降。     

锁相环CD4046在电能质量分析仪中的应用

介绍了数字锁相环CD4046在电能质量分析仪中的一种典型应用,给出了电路参数的计算方法,并对电压控制振荡器(Voltage-Controlled Oscillator,VCO)进行了线性测试.该电路实现了对电网频率的快速跟踪,具有电路简单、工作稳定的优点.     

嵌入式数字锁相环的设计实现

以应急光通信系统为工程背景，设计一种基于FPGA技术的嵌入式数字锁相环．在论述数字锁相环的工作原理和功能的基础上，详细地给出了数字锁相环中数控振荡器的设计，并给出MAX＋PLUSⅡ环境下的验证结果．该锁相环采用FPGA作为核心器件，在片内实现了大多数逻辑，极大地减少了分立元件的使用，系统性能运行良好．