基于通用DSP的数字电视信源解码器硬件实现

针对目前国际上数字电视信源解码器主流解决方案即专用芯片方案缺乏广泛适应性和功能改变的灵活性等。提出了基于通用数字信号处理器TMS320C6415的标准清晰度数字电视信源解码器的总体设计方案和硬件实现方法．该方案可用软件实时实现传送流解复用、音频和视频解码，系统运行稳定可靠，音、视频输出质量良好．     

H.264视频解码器的设计与实现

H.264是新一代视频编码标准,具有高压缩率和友好网络接口,标志着视频压缩技术的最新发展。DirectShow是目前windows操作系统上的优秀的多媒体开发编程接口。本文提出了一个基于Directshow的H.264解码器的实现方案。这一实现在多媒体应用中具有广泛的参考价值。     

一种CAVLC解码器的研究与实现

熵解码算法性能好坏是H.264视频解码器性能高低的关键因素之一.基于上下文的自适应可变长编码CAVLC是H.264中采用的两种熵编码方案之一,通过对其解码过程的分析,用Verilog HDL实现了CAVLC解码器的硬件设计,用简单的加法操作代替耗时的查表操作,加快了解码速度,并实现仿真验证及综合,可达到1080p(@30Hz)视频的实时解码要求.     

视频多核处理器结构

随着多核处理器系统复杂度的增加以及视频标准多样性的增加,视频多核处理器的设计难度和成本也大幅度增加.为了得到一个通用而又高效的多核处理器设计平台,以减小多核系统设计的复杂度,提出一种新型视频多核处理器结构.该结构采用新颖的任务管理和同步机制.基于该结构实现了MPEG4标准Simple Profile的实时解码器.测试结果表明: 该结构可以容易地实现对MPEG4视频流的实时解码,对于视频信号处理有较高的效率.该结构能够容易地支持多标准应用,可以作为一种灵活通用的媒体处理器设计原型.     

基于H.264的无线局域视频通信终端的研发

为满足实时视频通信系统的连续性和传输速率,提出对视频数据进行H.264编码并通过流媒体方式进行无线传输的方案.系统采用S3C6410内部自带的硬件编解码模块MFC(Multi Format Codec)进行H.264标准的硬编码,并深入研究了H.264视频数据基于实时传输协议(RTP:Real-time Transport Protocol)的打包方式及网络传输方法,最终通过Wi-Fi网络发送到接收端,实现了C/S架构下的H.264视频传输.测试结果表明,该系统满足实时视频通信的要求,硬编码的帧率达到30帧/s,同时具有压缩比高、传输稳定等优点.     

基于FPGA和DSP的图像实时采集处理系统设计

针对高分辨率图像的实时播放、存储,提出了一种基于FPGA和DSP架构的图像实时采集处理方案.本方案以两片TI DM368系列DSP为核心处理器,采用H.264编解码方式进行图像的编解码,以EP2C35系列FPGA芯片作为协处理器进行图像的采集、颜色空间的转换及编解码后图像的传输.该方案能够对红外、可见光两路视频图像进行处理,运行可靠稳定,接口易更改,经过简单修改实现多种格式视频码流的采集处理.     

基于H.264的无线局域视频通信终端的研发

为满足实时视频通信系统的连续性和传输速率, 提出对视频数据进行H.264编码并通过流媒体方式进行无线传输的方案。系统采用S3C6410内部自带的硬件编解码模块MFC(Multi Format Codec)进行H.264标准的硬编码, 并深入研究了H.264视频数据基于实时传输协议(RTP: Real-time Transport Protocol)的打包方式及网络传输方法, 最终通过Wi-Fi网络发送到接收端, 实现了C/S架构下的H.264视频传输。测试结果表明, 该系统满足实时视频通信的要求, 硬编码的帧率达到30帧/s, 同时具有压缩比高、 传输稳定等优点。     

基于SIMD技术的可重构去块滤波器结构

由于去块滤波运算数据量庞大的特点以及视频解码实时性的要求,近年来,去块滤波运算的硬件加速器已逐渐成为研究的热点。从兼顾系统的灵活性与性能的角度出发,设计了一种可重构去块滤波器。与传统的支持单一标准的去块滤波硬件加速器相比,该滤波器具有以下优点:实现了一种滤波算法可配置的滤波器结构,从而可以支持多个视频编码标准;采用了基于SIMD单指令多数据流技术,实现滤波数据全并行运算,使硬件高度规整,易于芯片布局布线;设计了1个4级可配置的流水线,重构为不同视频标准的去块滤波器,复用硬件资源,提高了硬件利用率和系统数据吞吐量。用这种架构实现了1个同时支持H.264、AVS、VP8、RealVideo 4种标准的多标准去块滤波加速器,时钟频率为200 MHz,能够用于多标准高清视频的实时滤波处理。     

基于ARM920T的H.264解码器优化的研究

H.264以其编码效率高和网络容错性强等优点,成为当今最先进的视频编码标准[1]。文章基于ARM920T,对H.264解码器分别从算法级别和代码级别进行了优化,优化后性能有显著提升。     

一种H.264／AVC解码器关键技术的设计

本文提出了H.264/AVC解码器的系统结构及其核心单元总体结构的设计研究方案.重点包括系统的流水线设计、双总线设计以及IDCT变换、帧内预测、帧间运动补偿等关键模块的设计与大规模逻辑实现.硬件解码部分在200 MHz 系统时钟时可以实时解码H.264 High 4:4:4 profile 4.0 level码流.     

适用于H.264标准的变长分组VLD结构

在新一代视频压缩编码标准H.264中,亮度和色度的残差数据采用了自适应变长编码的方法.根据CAVLC熵编码的特点,提出了一种根据码表的前导零个数进行变长分组的优化VLD结构,并在此基础上设计了CAVLC硬件解码器.基于上述方法实现的CAVLC硬件结构通过了RTL级仿真和综合,并在Spartan3 XC3S2000的FPGA平台上进行了验证,在133 MHz工作频率下可以满足H.264标准Baseline档次30帧/s分辨率为352×288标准视频序列的实时解码.     

基于FPGA的H.264解码核的实现

对H.264/AVC的视频解码问题进行了研究,给出了H.264解码核的硬件实现方案,对熵解码CAVLC查表方案进行了优化.介绍了句法预测模块、反量化、逆DCT以及帧内预测模块的具体实现结构;并引入流水线、并行处理和状态机处理方法来提高处理速度,实现了解码结构上的优化.本算法在EP2S60F672C5ES FPGA上获得验证,结果表明给出的H.264解码算法是正确的,且有节省硬件资源和较快解码速度的优点.     

基于DSP平台的H.264运动补偿解码优化

H.264 视频编码标准的编码性能比先前相关标准有较大提高.但解码器复杂度有很大程度的增加,其中运动补偿解码模块是H.264解码器中耗时较多的模块之一.首先简要介绍H.264运动补偿解码原理,然后分别从运动补偿解码算法和ADI Blackfin533汇编指令优化两个方面对该模块进行优化.PC仿真实验结果和ADI Blackfin533硬件测试实验结果表明,此优化措施能够很大程度上提高运算效率.     

基于FPGA的WIMAX LDPC码译码器设计与实现

提出了基于TDMP-NMS算法的部分并行LDPC码译码器结构,其具有TDMP算法译码收敛快和NMS算法保持较好误码率性能下实现简单的优点.该译码器支持WIMAX标准中所有码长和码率LDPC码的译码.设计了一种基于桶形移位寄存器的重组网络单元,实现了对该标准中19种码长LDPC码译码的支持.采用一种适合于TDMP算法及其各种简化算法的动态迭代停止准则,使译码器能根据译码情况自适应地调整迭代次数.结果显示所提方案在提高译码器吞吐率的同时有效减少了译码器的硬件资源消耗.     

JPEG2000二维离散小波变换高效并行VLSI结构设计

提出一种基于提升算法,实现JPEG2000编码系统中二维离散小波变换(DWT)的高效实时并行VL-SI结构设计方法。利用该方法所得结构使行和列滤波器同时进行滤波,用少量行缓存代替大量中间存储空间,用优化的移位加操作替代乘法操作。整个结构采用流水线设计方法处理,在保证同样的精度下,大大减少了运算量,增加了硬件资源利用率,加快了变换速度,减小了电路的规模。二维离散小波滤波器结构已经过Verilog HDL行为级仿真验证,并可作为单独的IP核应用于正在开发的JPEG2000图像编、解码芯片中。     

一种新的H.264/AVC标量量化并行VLSI结构

针对H.264视频编码标准关键技术52级标量量化的VLSI实现过程中,传统结构的速度和面积不能有效满足H.264在高速高并行编码应用中的实时要求,通过采用部分CSD码无符号压缩移位加法树、参考电平连线、对量化系数和步长重新进行分组分段编码等方法,有效替代了H.264标量量化过程中出现的矩阵乘法、查表、除法等不利于硬件加速的算法,提出了一种非常适合流水加速的基于4×4块并行的VLSI结构,通过控制级联加法器级数就可以有效调节其速度性能,当级数为2时,其块处理速率可以达到121.6MHz, 能够满足4096×2304@120Hz视频的实时处理要求。该结构在面积和功耗方面较传统结构也有较大的改进,采用SMIC 0.13μm工艺单元库,综合时钟频率设为100MHz时,等效门和功耗分别节省了38%和30％。