CMOS锁相环频率合成器系统设计

在归纳总结现代集成电路Top-Down的设计流程的基础上,从系统的角度出发,提出电荷泵锁相环频率合成器系统参数的设计方法。并应用Matlab和Verilog-A对锁相环频率合成器系统进行建模和仿真。结果表明,系统参数满足设计要求,为晶体管级设计和物理版图设计提供坚实的基础。     

一种基于FPGA的RTL级电路功耗评估方法

功耗是当前集成电路设计中应考虑的最重要因素之一.RTL级电路功耗评估可以在保证一定速度和精度的前提下对电路进行尽可能早的功耗评估.目前商业功耗评估工具对RTL级电路评估的方法多是基于软件的,因速度较慢其应用受到很大限制.提出了一种基于FPGA的RTL级电路功耗评估方法,与传统的基于软件的功耗评估方法相比,速度提高了10到100倍.速度上的优势也使该方法特别适合于研究不同激励对电路功耗的影响.     

CMOS集成电路设计中的功耗优化技术

对近年来发展起来的ＣＭＯＳ（互补型金属－氧化物－半导体）集成电路的各种低功耗设计方法进行了分析和比较。阐述了在电路级、逻辑级、寄存器传输级以及行为级。算法级和系统级等不同层次上的功耗优化的理论和方法,并且对在各个层次上功耗优化所能达到的功耗改善的极限以及可改进的潜力作了进一步的探讨。     

一种电荷泵锁相环的多层行为级模型

提出了一种全新的电荷泵锁相环的行为级建模方法.采用多层模型,能根据需要在仿真的精度和速度间进行权衡,在可独立配置的不同层次中描述锁相环系统的理想行为和非理想行为.与传统的电荷泵锁相环模型相比,灵活性大大提高.该建模方法还提供了一个专用层进行时域噪声仿真,使得系统的噪声特性得以更准确的验证.该多层模型用 Verilog-A建立,用SpectreTM进行仿真.在精度损失很小的情况下仿真速度有20到99倍的提高.     

电荷泵锁相环电路设计及其性能

锁相技术广泛应用于通信中的各个领域.在分析电荷泵锁相环电路非理想效应的基础上,对鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LPF)、压控振荡器(VCO)、分频器模块(FDM)进行了优化设计.在进行系统级设计时,建立了相应的行为模型,通过Simulink仿真验证,整个系统基于CMOS工艺实现,符合设计要求,性能优良.     

锁相环高性能电荷泵电路的设计

设计了一种新型电荷泵电路,该电路采用了差分反相器,可工作在2 V的低电压下,具有速度快、波形平滑、结构简单、功耗低等特点.HSpice仿真结果显示,电荷泵的工作频率为10 MHz时,功耗仅为0.1 mW,输出信号的电压范围宽(0~2 V).该电路可广泛应用于差分低功耗锁相环电路中.     

低k介质对CMOS芯片动态功耗的影响

利用CMOS电路动态功耗模型,对采用不同介电常数绝缘介质的CMOS集成电路进行模拟,研究了不同特征尺寸集成电路中低介电常数绝缘介质薄膜对电路动态功耗的影响.发现集成电路特征尺寸越小,电路功耗-延迟积与金属互连长度的线性关系越好.并且随绝缘介质介电常数降低,电路动态功耗的两个部分:状态翻转功耗与直通短路功耗,都有明显的降低.因此在ULSI中采用低介电常数绝缘介质是降低电路功耗的一种十分有效的途径.     

CMOS电路中系统级低功耗设计研究

首先对SOC的概念和降低功耗的重要性做了简单介绍;接着阐述了CMOS电路的功耗来源和集成电路低功耗设计的基本方法.重点讨论了系统级低功耗设计的思想路线和具体方法.给出了并行技术、流水线技术和异步电路结构等技术方法.明确指出了降低集成电路功耗的根本所在,使之集成电路的低功耗设计成为有的放矢.     

高压LDMOS反相器功耗的计算

根据以前所建立的高压LDMOS宏模型,分析了用阱作为高阻漂移区的LDMOS组成的反相器,提出了计算其功耗的公式,从而解决了在高压LDMOS组成的功率集成电路设计中功耗无法估算的难题.通过半导体数值模拟软件Medici的仿真,可以得到计算结果与仿真的结果是一致的.最后根据功耗的计算公式,提出了一个减小电路功耗的方法.     

电荷泵对小数分频锁相环相位噪声的影响

与整数分频电荷泵锁相环不同,小数分频电荷泵锁相环中电荷泵对锁相环的性能有更大的影响,电荷泵的各种非理想因素将降低PLL输出相位噪声和杂散的性能.重点分析了电荷泵两种非理想因素对小数分频锁相环相位噪声和杂散的影响:非线性和电流失调.此外还分析了电荷泵电流源噪声对小数分频锁相环的影响,分析结果为优化电荷泵的电路设计提供理论依据.