面向 HEVC 的高效插值滤波 VLSI 架构设计

为满足 HEVC(High Efficiency Video Coding)标准解码器中数据高吞吐率和高访存量的要求, 提出了一种 面向 HEVC 的高效率分像素插值滤波 VLSI(Very Large Scale Integration)架构设计。 在 HEVC 标准分像素插值算 法的基础上, 构造高并行度和流水线的插值滤波 VLSI 架构; 利用滤波器系数反转对称性, 设计可复用 8 阶滤 波器结构, 以减少滤波器硬件面积; 在传统的单输入通道插值器的基础上, 设计两路并行的 8 输入插值器, 以 提高数据吞吐量。 实验结果表明, 该设计能在频率为 34. 2 MHz 下完成 1 920伊1 080@ 30 帧/ s 视频解码需求, 同时, 能够满足 3 840伊2 160@60 帧/ s 视频的实时传输。     

基于块特性的去块滤波后处理算法

在基于块的离散余弦变换编码的图像压缩技术中,低比特率时其重构图像的块边界上会产生严重的方块效应,降低了图像主观质量。提出了一种基于块特性的自适应去块效应算法。该算法以8×8块为单位对图像划分为平坦区域、边缘区域、纹理区域,并针对不同区域选用相应的滤波算法。仿真结果表明,该算法能够有效地去除图像中的块效应,并保留了大量的图像细节。     

快速3D DWT核心算法的VLSI并行化设计

通过深入研究三维离散小波变换(3D DWT)核心算法,将其分解为3个一维的小波变换(1D DWT). 在完成3D DWT软件实现的基础上,提出了一种并行化设计的VLSI结构,由3个片上双口RAM存储中间结果并进行矩阵转置,建立了3个1D DWT组成的流水化模型,设计中利用有限状态机(FSM)控制流程. 仿真实验证明,设计方法正确有效,处理速度比串行方式提高约66%,工作频率达59MHz,可满足视频编码器的实时性要求.     

高吞吐率可配置FFT处理器IP核的设计与VLSI实现

针对一种新型的OFDM系统算法,设计了一款具有高吞吐率可配置的FFT处理器IP核.在现有算法的基础上,提出了一种优化的设计架构,并对各个功能模块特别是存储单元、复数乘法器和控制逻辑进行了优化设计.通过基于Verilog HDL的参数化模块设计和模块复用技术,最大限度地提高数据吞吐率,实现了FFT处理器点数的可配置功能.Vertex-Ⅱ Pro FPGA验证结果表明,对于256点定点16位符号数复数FFT运算,该FFT处理器最高工作频率为106 MHz,系统数据吞吐率达到了51.3 MS/s,延时仅为255个时钟周期.     

可配置高速二维卷积处理器设计与Gabor滤波应用

针对具有多种大尺寸卷积内核的Gabor滤波器组,设计了可配置二维卷积处理器来实现硬件加速。该处理器利用FPGA(field programmable gate array)内部逻辑资源构建具有多级流水线的二维卷积运算单元,并通过子块分割及重组来支持任意尺寸的卷积运算。使用高级语言对其控制器编程来实现对卷积运算单元及数据流的配置,从而实现Gabor滤波。实验表明:使用EP2C70F896C6型FPGA工作在75MHz,对于120×90像素的灰度图像计算五尺度八方向Gabor滤波(最大尺寸为41×41像素,系数为复数)总耗时28.8ms。     

可用于HEVC视频编码器的混合输入DCT变换器设计

离散余弦变换是HEVC中的重要组成模块之一,能够有效提高压缩效率。本文针对帧间预测重构时,随着CTU尺寸的增大和划分层次的增加,完成全部变换块变换所需要的时钟周期显著增多的问题,提出一种既可以实现单一变换块的变换与反变换,又可以对尺寸为32 px*32px基于HEVC四叉树划分的混合块进行变换与反变换的硬件架构.采用多层次蝶形架构与混合矩阵乘法器对混合输入数据进行逐级分解并运算,其数据流动与单一变换块一致。在Altera的Stratix III器件下综合工作频率为189.47 MHz,在Synopsys的SAED 90-nm器件库下用DC综合工作频率为140 MHz,逻辑门数为130K,混合块变换每个时钟始终可以处理32点数据。     

基于自适应非局部均值滤波的图像去块算法

针对传输和存储中原始图像被JPEG和MPEG等标准进行压缩而产生的块效应,提出了一种图像去块算法.该算法选取非局部均值滤波作为框架,并通过机器学习来确定和优化参数,使得非局部均值滤波可以做到自适应处理.结果表明,该算法去块效果优于目前最新的形状自适应滤波法和维纳滤波法.     

基于SIMD技术的可重构去块滤波器结构

由于去块滤波运算数据量庞大的特点以及视频解码实时性的要求,近年来,去块滤波运算的硬件加速器已逐渐成为研究的热点。从兼顾系统的灵活性与性能的角度出发,设计了一种可重构去块滤波器。与传统的支持单一标准的去块滤波硬件加速器相比,该滤波器具有以下优点:实现了一种滤波算法可配置的滤波器结构,从而可以支持多个视频编码标准;采用了基于SIMD单指令多数据流技术,实现滤波数据全并行运算,使硬件高度规整,易于芯片布局布线;设计了1个4级可配置的流水线,重构为不同视频标准的去块滤波器,复用硬件资源,提高了硬件利用率和系统数据吞吐量。用这种架构实现了1个同时支持H.264、AVS、VP8、RealVideo 4种标准的多标准去块滤波加速器,时钟频率为200 MHz,能够用于多标准高清视频的实时滤波处理。     

基于Baseline的H.264去块效应滤波的快速算法

为了解决H.264/AVC的去块效应滤波算法中判断边界强度(boundary strength,BS)计算量大的问题,提出一种快速判定BS的算法.通过详细分析H.264编解码过程的特点,结合Baseline Profile中边界强度值的出现规律,优化了原始的BS判定流程并且减少了计算量.通过Intel VTune试验证...     

可配置八阶巴特沃斯低通滤波器的设计

用电压正反馈的设计思路,利用级联设计法,设计八阶巴特沃斯低通滤波器.该电路选用ADA4084-2为电路中运算放大器的芯片型号,将其和交流电压源、电阻、电容相连形成一个二阶Sallen-Key低通滤波器.串联个二阶Sallen-Key低通滤波器形成八阶巴特沃斯低通滤波器.用Multisim仿真工具对电路进行仿真,通过仿真...     

基于快速边界强度判定的H.264去块滤波新算法

在H.264/AVC标准中,去块滤波是提高图像质量和压缩效率有效手段,但其计算复杂度所占时间极大.在整个滤波过程中,边界强度(Bs)的计算复杂度的计算时间几乎占90％,在重点分析H.264的去块滤波的Bs判定准则之后,提出一种基于快速Bs判定的H.264去块滤波优化算法(FF算法).通过实验数据分析,FF算法能够有效地确保视频序列的编解码质量,并比JM中基准算法降低了近50％的Bs判定时间及近20％的滤波时间;与其他改进滤波算法相比也有自身优势,因此,FF算法能够有效地降低去块滤波中的计算复杂度,有助于视频序列实时传输的实现.     

CDMA并行匹配滤波器的CPLD设计

根据FLEX10K系列CPLD器件中查找表结构的特点和节省器件资源原则， 采用折叠滤波 技术和复杂可编程逻辑器件设计了CDMA并行匹配滤波器. 输入数据宽度为8位， 输出数据宽 度为16位， 过采样率为16， 通过EDA-Ⅳ型开发系统将设计硬件编程到FLEX10K芯片中， 并在MAX+Plus Ⅱ开发环境中进行了仿真分析.     

可动态配置维特比译码器的设计与实现

新一代移动无线通信系统的高速发展已成为现代通信技术的研究热点.本文设计了一种多速率多调制方式的可动态配置译码深度的Viterbi译码器,根据系统不同的调制方式,自适应控制模块动态的配置系统参数,选择系统调制方式下的最佳译码深度.对比传统的Viterbi算法,对分支度量模块(BMU)、幸存路径存储模块(SMU)进行了优化,在Xilinx公司的SC4VSX35硬件平台上进行了FPGA测试验证,结果表明该设计完全满足自适应配置要求,硬件资源占用、译码延迟、系统功耗均得到了优化.     

面向可重配置系统的Top-down设计方法

将可重配置技术应用到图像处理系统领城,使用Top-Down设计的方法与传统图像处理系统设计相比,具有速度快、并行性高、可扩展性强等优点.     

基于AS3992可配置超高频RFID读写器设计

在深入分析EPC C1G2标准的基础上,对UHF RFID读写器的硬件构架和软件程序流程进行了设计。该超高频RFID读写器采用高集成度模块化设计,以内部集成可配置DRM滤波器的射频芯片AS3992作为射频前端,以FPGA作为中央处理单元。测试结果显示:在不同地区的RFID通信制式中,AS3992读写器的临近信道功率抑制比ACPR均符合EPC C1G2在多读写器模式下的功率谱波罩规范,并且和传统的读写器相比具有更高的读取速率,实现了设计要求。     

实时可重配置FFT处理器的ASIC设计

设计一种能够完成4,16,64,256或1 024点复数快速傅里叶变换(FFT)处理器芯片.16,64点运算采用基-4级联流水线结构,256,1 024点采用二维运算结构,数据采用块浮点表示.使用Synopsys公司的综合及布局布线工具在SMIC CMOS 0.18 μm工艺上进行ASIC实现.该处理器芯片在100 MHz时钟频率连续工作时,处理一组1 024点FFT序列需要24.8 μs,每隔10.24 μs输出一组1 024点运算结果.该处理器芯片已应用于某宽带数字接收机中.     

可重配置IVR系统的设计与实现

针对现行IVR系统因环境适应性的缺失而导致的复用度较低、可移植性较差的问题,在系统交互逻辑抽象和放音方式加工的基础上,对其核心处理技术进行了改进,设计并实现了一款可重配置的IVR系统。系统借助配置表和DLL函数存储约束条件、转移规则等多种资源,构建无领域特征的动态内核。实验结果表明,通过程序片路由的配置,系统可较好地实现与环境的无缝结合,应用于特定业务领域。     

可配置语音识别输出概率计算协处理器的设计

在基于连续隐含Markov模型的嵌入式语音识别系统中,为提升计算效率、降低系统功耗,将算法中计算消耗最大的输出概率计算模块作为协处理器实现。通过先入先出队列电路隔离输出概率计算中的Markov距离和对数加法的数据通路使得系统参数可以灵活配置,并根据输出概率计算所需参数的地址产生规则设计了地址产生单元。采用Xilinx Virtex-5系列FPGA实现了该输出概率协处理器,并通过S3C44B0X微控制器验证了该设计。在配置参数为3维Gauss混合分量、27维特征矢量的条件下,对358个状态,协处理器工作在27MHz的时钟频率时计算输出概率的处理速度达到了0.13倍实时。     

一个块同步并行（BSP）的改进I／O代价模型

提出了一个改进的BSP的I／O代价模型,不但易于实现,而且利用该模型能减少I／O,通信及同步时间,显著地提高BSP程序的运行效率,给出了在这两种模型下实现并行排序算法的时间代价比较。