基于集成频率合成器的锁相环设计

本文阐述了锁相环的工作原理,以LMX2470为例设计了5-10GHz锁相环,并给出了仿真过程和最终测试结果。     

应用于调制域分析仪的2.5GHz频率合成器设计

针对调制域分析仪时基信号源的要求,设计了2.5G电荷泵锁相频率合成器,文中对其输出相位噪声进行了分析,讨论了低相噪条件下环路滤波器的设计方法和元件参数的选择并介绍了电磁兼容性的重要性和实施方法.所研制的频率合成器具有体积小、功耗低、稳定性高、输出相位噪声小等优点.     

一种双环锁相频率合成器的研究

频率合成器对现代雷达性能有着重要的影响,文章介绍了一种S波段数字锁相频率合成器的实现,该合成器采用了主辅环双环锁相设计,降低了环路等效分频系数,有效解决了合成器相位噪声、频谱纯度、宽频带和微型化等综合性问题,成本低廉,综合性能优良;文章对主、辅环路相位噪声进行了分析、计算;最后给出了研究结果.该合成器已应用于现代多普勒雷达系统.     

分数环频率合成器中的相位补偿原理

本文在介绍分数环工作原理的基础上,分析了分数环中的相位补偿原理,提出了实现方法。     

差分峰值鉴频电路中LC谱振频率公式的推导

对差分峰值鉴频电路外接电感，电容所组成的谐振电路的谐振频率公式进行详细推导。     

锁相式雷达频率合成器的相位噪声分析

本文详细分析混频锁相式雷达频率合成器的各组成部分的相位噪声情况,从中得出了各环节的相位噪声对输出相位噪声的影响,并给出了系统输出的总相位噪声表达式。     

通信系统中小型化频率合成器设计

文章针对通信接收机小型化的要求提出了一种接收机频率源的设计思路,采用TSMC 0.18μm 1P6M混合信号工艺设计锁相环(phase locked loop,PLL)电路结构,设计了一种具有快速锁定时间、较宽频率调谐范围、低相位噪声的电荷泵锁相环(charge pump phase locked loop,CPPLL)。使用Cadence Spectre对电路进行仿真,电路整体具有在输入参考频率23～600 MHz之间产生1.92～2.62 GHz的时钟信号功能。在中心频率2.3 GHz、偏移载波频率10 MHz的情况下,敏感单元环形压控振荡器的相位噪声为-112.9 dBc/Hz。进行版图设计后,对电路进行验证,设计出小型化频率合成器芯片。     

C波段数字锁相频率合成器的设计

介绍了一种C波段频率源的设计和实现方法.采用数字锁相环技术实现了C波段锁相频率合成器,其输出频率为6.4 GHz,功率大于10 dBm,相位噪声优于-74.1 dBc/Hz@1kHz.该频率合成器满足设计目标,可用广泛用于各种通信和测试设备中.     

锁相频率合成器相位噪声的精确估计与仿真

实现对相位噪声的精确估计必须考虑环路中电阻噪声的影响。从建立并分析电阻噪声模型出发,设计了两种能满足基本技术指标的环路滤波器。用仿真手段对这两种不同的环路滤波器进行了仿真,清楚地表明了电阻对相位噪声的影响。最后的实验结果证明了这种估计方法的精确性。     

直接数字频率合成器频谱性能分析

对直接数字频率合成器DDS(Direct Digital Frequency Synthesizer)的频谱性能进行了相关分析．在DDS频谱性能量化理论基础上,从相位噪声以及非线性余弦函数映射两个方面对DDS输出信号频谱纯度性能优化．对于硬件结构以及相关参数均确定的DDS而言,其频谱特性将随着频率调节字FFTW的变化而变化．研究结果表明,若字长M为32bit,只需要计算出FFTW为2^0,2^1,…,2^31时所对应的信噪比SSNR值即可,取其中最小值来衡量DDS的频谱特性．基于上述量化方法,可以通过调节DDS系统中不同参数值或结构,计算它们对应的SSNR,从而得到最佳性能的设计方案．分别对相位截尾误差以及非理想SCMF产生的误差进行优化．为进一步提高DDS的频谱纯度,可以对非理想SCMF误差进行优化．通常SCMF由只读存储器查找表和插值算法组合而成．ROM表可以很容易取到相应角度对应的正余弦函数精确值,但是插值算法总会带来一定的运算误差．文中提出一种自动调节算法能够实现对非理想SCMF误差的优化．     

一种宽频带捷变频雷达频率合成器

应用大规模集成数字锁相环芯片，高性能晶振源，频率数字快捷电路，经过相位噪声分析和合成器优化设计，研制成功了具有工作频率高，输出频带宽，频率捷变快，相位噪声低，功率大，杂散低，抗干扰能力强和体积小的捷变频雷达频率合成器，满足了新一代雷达的要求。     

一种可实现快速跳频的新型频率合成器

提出了一种可实现快速跳频的频率合成器－直接数字式频率合成器，它具有与密集的通道间隔相适应的极快的频率转换速度、高精确频率分辨力、低相位噪声和高频谱纯度等重要特点，可用作扩频通信，遥测遥控及仪器仪表等系统的理想信号源。     

锁相环频率合成器

阐述了锁相环的电路结构和工作原理,并给出一种由集成锁相环CC4046构成的频率合成器设计方案．     

L,S波段宽频带、低相噪混频锁相频率合成器

分析了宽频带、低相噪锁相频率合成器的设计方法,并给出宽频带、低相噪频率合成器的设计方案.采用分段混频分频PLL频率合成器,实现了基于大规模锁相集成芯片Q3236的宽带锁相频率合成器.其输出频率为1 000～2 160 MHz,频率步进20 MHz,相位噪声优于-98 dB/Hz(偏离载频1 kHz处),杂散抑制优于60 dB,输出功率Pm＞8 dB.测试结果表明,该设计有效地扩展了信号带宽,达到了极低的相位噪声.     

基于MC145156-2的PLL频率合成器设计与实现

介绍了锁相环路频率合成器的基本原理,分析了集成锁相环芯片MC145156-2的工作特性,并给出了集成锁相环芯片MC145156-2的一个应用实例.测试结果证明了设计的合理性与实用性,系统频率稳定度优于10~(-7).     

适用于多边带频分复用超宽带系统的CMOS频率综合器

采用整数分频锁相环、单边带混频器、多相位滤波器、频率选择器设计了适用于多边带频分复用超宽带系统的频率综合器.该频率综合器可以产生3.432,3.96,4.488 GHz 3个频率信号,仿真结果表明该电路提供大于35.29 dB,边带杂散抑制性能,频率信号之间的切换时间小于1.35 ns,相位噪声积分为2.62°,满足了超宽带通信系统收发机对于本地时钟性能的要求.频率综合器采用0.18μm RF CMOS工艺设计,在1.8 V电源电压下,总功耗为66.6 mW.     

多模式定位系统接收机中的分数频率综合器

针对单一的全球定位系统中接收性能易受环境影响的问题,提出了一个应用于3个定位系统、7种模式的多模式定位接收机中的分数频率综合器.通过改进的电流泵电流校正方法和提高谐振回路Q值等各种降低相位噪声的方法,达到了每种模式工作的稳定性和低相位噪声性能;以改进的多模分频器和3阶MASH1-1-1Σ-Δ调制器实现了7个频点的精确输出和各模式的快速锁定;在多模分频器中使用简单的电路将分频比的范围从64~79扩展到64~95.仿真结果表明,在每种模式下带内相位噪声(相对于载波的相噪声)均小于-90 dB,带外频偏1 MHz处相位噪声均小于-119 dB,杂散抑制(相对载波)均大于56.4 dB,各个模式锁定时间均小于18μs,1.8 V电源条件下的功耗为15.12 mW.     

鉴频中周失谐对鉴频特性的影响

分析了集成峰值鉴频器的工作原理,得出鉴频中周失谐的原因是内置的配谐瓷管电容容量的衰减。衰减机理是该电容内外表面的银涂覆层受空气中硫化氢的侵蚀,局部或大面积生成硫化银而变黑,电极的有效面积减小,导致电容量减小。改进配谐瓷管电容生产工艺,在内外层圆柱型银的表面加保护层可有效防止中周失谐。     

锁相环频率合成器的应用

介绍了一种利用锁相环频率合成技术和数字波形合成技术组成的程控低频正弦波信号发生器,频率分辨率0.1Hz,输出正弦波频率和幅值的精度高,稳定性好,且失真度很低,电路简单,可靠,便于程控,可作为标准正弦信号源应用于高准确度仪表中。     

UHF波段PLL频率合成器的设计

介绍了锁相环频率合成技术的基本原理、特点及应用,并给出了一个以TDD1742T为核心芯片的UHF波段（900MHz）PLL频率合成器的设计方案.