基于 GPS 的全网同步时钟的建立和误差校正

分析基于ＧＰＳ（全球卫星定位系统）技术提供的高精度时间建立电力系统全网同步时钟时可能产生的误差和延时的各个环节、产生原因及数量级，并研究减小或避免各种误差或延时的技术手段。ＧＰＳ时间信息的引入及处理和数据的采集及传输过程均可能对同步时钟造成一定的误差和延时。延时的影响可以通过精确的测量和分析进行补偿，误差项是降低时钟精度的主要原因，只能通过设计和算法优化尽量减小。经补偿和优化后所得到的同步时钟的精度为２μｓ。     

基于时钟同步的单向延时测量方法

针对传统测量单向延时的方法在非对称网络环境下误差较大的情况,提出了一种互联网端到端单向时延测量方法(eliminate queuing delay algorithm,EQD).首先通过基于频率补偿的方法求解排队延时,然后采用消除排队延时的策略提高计算时钟偏差的准确性,从而提高了端到端单向延时的测量精度.在两条不同的链路环境下验证EQD算法,并与GPS测量结果进行对比.实验结果表明,该算法能有效消除网络不对称和网络拥塞的影响,极限误差小于往返链路真实单向延时差值的20%,相对于传统的基于时钟偏差测量单向延时的方法在测量精度上提高了30%.     

分布式系统高精度时钟同步算法及其实现

时钟漂移与传输延时的不确定性是分布式系统时钟同步中一个不容忽视的问题，它直接影响同步精度．为此，充分考虑两者的影响，基于锁相环原理将PID调节与线性补偿相结合，提出了一种高精度时钟同步算法．采用RTLinux构建了具有时间触发机制的工业以太网实验平台，并在该平台上对所提出的同步算法进行实验研究，得到了网络延时参数的分布曲线和同步性能曲线等．结果表明，该同步算法有效地抵消了时钟漂移，抑制了网络延时的不确定性，获得了更高的时钟同步精度。     

一种基于PLL的CBR业务时钟恢复算法与方案

提出了一种基于ＰＬＬ的时钟恢复新方案，该方案可以明显地降低由于信元延时拌动而造成的ＣＢＲ业务时钟的拌动和漂移，同时不增加缓存的容量。     

高精度高性能晶体振荡器电路

设计了一种用于实时时钟的高精度高性能晶体振荡器.采用振幅控制机理以达到高频率稳定性和低功耗的要求,基于外部电容调谐的原理来进一步提高实时时钟精度.电路在0.6μm CMOS工艺上实现,测试结果表明在工作电压为3 V的条件下,振荡器的工作电流小于240 nA,振荡器能够稳定工作在1.5~5.5 V的电压范围,时钟精度可达5.8×10-6.     

超声相控阵系统中高精度相控发射的实现

相控阵超声发射波束形成中的关键环节是对各阵元的发射相位延时进行精确控制。提出了一种新颖的高精度相控发射电路,它采用波形激励方式,通过D/A转换器将任意复杂的数字波形转换成模拟信号,经放大驱动后激励各阵元发射超声。以波形激励为基础,采用D/A输出时钟和直接数字频率合成(directdigitalsynthesis,DDS)技术相结合的方法实现了高精度的发射相控延时。基于D/A输出时钟的相控发射粗延时分辨率为15ns。基于DDS的相控发射细延时可达到1.41°的相位分辨率,对应3.096MHz发射信号下1.25ns的相位延时。实验表明,该相控发射电路能够达到很高的相控发射精度。     

一种改进的CPU主频精确测量方法

对于精度要求为亚毫秒级的延时及其测量,需用CPU的时钟周期数除以CPU主频得到.时钟周期数可以用简单的汇编语言获得,因此,如何测准CPU的主频成为关键问题.本文利用TickCount变化的瞬间作为起始和结束时间,并且通过判断时钟周期数之差的大小,系统地消除由于进程切换所引起的周期数的波动,其精度优于10μs.实验结果证明,本方法可以高精度地测量CPU的主频进而精确测量延时.     

YHFT-DSP外部同步存储器接口时序设计优化

针对YHFT-DSP外部同步存储器接口的时序问题,本文综合考虑工程实际、设计开销和实现自动化等因素,给出了封装延时差、单元延时和IO单元虚延时三种优化方法.芯片测试结果表明:基于时钟提前的IO单元虚延时方法能够高效地实现133 MHz时钟频率的外部同步存储器接口访问.     

基于FPGA的高精度多路同步脉冲产生系统研究

高功率Z-pinch实验采用多路并联的方式来满足其负载对电流的需求,为了实现脉冲功率的有效叠加,要求在满足稳定性的前提下,对每一路脉冲功率系统的运行时序精确控制.高精度多路同步脉冲产生系统针对这一问题,通过对时序逻辑的精确分析,巧妙地运用FPGA技术,使得其数字脉冲延时体系在提供16路触发信号与16路指令信号的同时,仍能稳定工作在200 MHz时钟下,不但很好地满足了不同的实验要求,而且保证了系统的稳定性,提高了系统精度.     

一种应用于FPGA时钟管理单元的锁相环设计

设计了一种应用于FPGA时钟管理的可变带宽锁相环.该锁相环采用开关电容滤波器实现可变电阻滤波功能,用反比N电流镜(N为反馈分频系数)来为电荷泵提供偏置,使电荷泵电流与偏置电路电流成1/N的比例关系.本文还提出了用虚拟开关减少了开关两端电压的非理想电荷效应,并设计了一种5级延时单元组成的环形压控振荡器,显著提升了输出频率范围.该锁相环实现了环路带宽与输入频率比值固定,从而使环路带宽能够自动跟随输入频率在较宽范围内变化,保证了其稳定性.本文采用CMOS 65nm数字工艺流片,电源电压为1.2V,作为时钟管理单元IP核嵌入于复旦大学自主研发的FDP5FPGA芯片中.测试表明,本文设计的PLL环路带宽在0.7MHz到13.4MHz能够跟随输入频率在18~252MHz范围内变化,输入频率与环路带宽比值近似为20,产生762MHz~1.7GHz的宽范围输出时钟,阻尼因子均方差不超过8%.     

大气传输对量子纠缠时钟同步测量精度影响分析

采用量子纠缠进行时钟同步的测量精度在理想信道传输中可以达到飞秒级;但纠缠光子在非理想信道(大气层)传输中将产生传输时延。分析了因大气吸收效应和散射效应产生的衰减和散射效应引起的时延,重点分析了两者对于量子时钟同步测量结果的影响。仿真表明,经过大气传输后量子时钟同步测量精度为0.01 ns,传输经验模型造成误差为1 ns。     

Incremental Placement-Based Clock Network Minimization Methodology

Power is the major challenge threatening the progress of very large scale integration （VLSI） technology development. In ultra-deep submicron VLSI designs, clock network size must be minimized to reduce power consumption, power supply noise, and the number of clock buffers which are vulnerable to process variations. Traditional design methodologies usually let the clock router independently undertake the clock network minimization. Since clock routing is based on register locations, register placement actually strongly influences the clock network size. This paper describes a clock network design methodology that optimizes register placement. For a given cell placement result, incremental modifications are performed based on the clock skew specifications by moving registers toward preferred locations that may reduce the clock network size. At the same time, the side-effects to logic cell placement, such as signal net wirelength and critical path delay, are controlled. Test results on benchmark circuits show that the methodology can considerably reduce clock network size with limited impact on signal net wirelength and critical path delay.     

Delay Trigger in the Application of Network Testing System

The researchers who study the local area network( LAN) eXtension for instrumentation( LXI) instrument are pursuing instrument’s high-precision synchronization. In the paper,three synchronization modes were discussed which were clock synchronization, trigger synchronization, and response synchronization. Synchronous process between LXI instruments was analyzed and each time factor affecting the synchronization accuracy was discussed. On the basis of the analysis,it can be found that delay trigger plays an important role in the network testing system’s synchronization. Delay trigger can produce an additional time interval to correct the difference of each LXI instrument’s response time. Then,a method to realize the delay trigger was introduced. Delay time can be adjustable according to the actual demand. Finally,synchronization accuracy of network testing system can reach nanoseconds.     

单向时延测量的实时时钟同步算法

对已有分段聚类算法进行改进,使用软件方法对单向时延序列进行分析,在线检测时钟调整位置.采用变宽度的滑动窗方法对单向时延数据进行过滤,减少时间序列大小,同时保证时钟调整位置信息不丢失.使用自底向上算法对时间序列进行线性分段,检测时钟调整或时钟频率跳变点,算法的时间复杂度大大降低.针对在线时钟同步的要求,为了消除滑动窗不具有离线算法的全局寻优缺点,提出使用基于滑动窗自底向上算法的实时单向时延时钟同步算法.实际测试实验表明:该算法大大降低了时间复杂度并提高了分段精度.     

叶端定时传感器脉冲信号高速采集系统的FPGA实现

在非接触式高速旋转叶片自动实时监测系统中,要求25μm的振动位移测量分辨率,为采集电路的设计增加了很大的难度。由于信号处理系统用固定频率脉冲填充法计数,实现定时时间的测量。因此采集系统的设计关键问题是:计数器频率达100MHz的24bit高速计数器的设计和利用D触发器使锁存脉冲与100MHz的计数时钟同步,从而解决由于计数脉冲与锁存脉冲不同步所造成的数据锁存失误问题。锁存器的数据由EPP接口采集到计算机中进行处理。实验证实了该系统性能良好,达到预定精度要求。     

保证速率的核心无状态分组调度算法

提出一种新的核心无状态分组调度算法VCSVC(G)(vector core-stateless virtual clock).该算法在边界节点为分组计算理想模型下各节点对应的虚拟延迟,组成虚拟延迟矢量带在分组头中,是核心节点排序的依据,其长度上限G利用局部平均法实现.证明了VCSVC(G)与VC(virtual clock)具有相同延迟保证能力,计算了实际算法与理想模型速率保证精度的误差上限,并与两种核心无状态代表算法进行了比较分析.结果表明,通过调节参数G,算法可达到开销与速率保证精度的理想折衷,适用于广泛的用户需求.     

一种提高空间伪码扩谱测距精度的实用方案

应用伪码时延的码元整周期数进行粗测距，将接收端伪码信号进行锁相提纯及差额测相技术对伪码时钟信号相移精确测量以达到精测距．这一提高空间伪码扩谱测距精度的实用方案，在计时时钟频率仅为30MHz的条件下，测距精度优于0．3m，量化误差小于0．2m，并具有测距范围大和通用性强等特点．     

一种改进的用于FPGA的快速数字锁相环电路设计

设计了一种可以用于FPGA的数字锁相环的集成电路结构.传统的快速逼近设计方法因仅采用单层次的设计架构,会面临延迟单元数目与精度的矛盾,从而需要消耗大量的逻辑资源及面积.新设计创新性地采用多层次延迟链的结构,分粗、细、微调3级逐次进行延迟补偿.近似于采用多位数(这里相当于3位八进制)代替单一位数来代表延迟大小,与传统的单层次数字锁相环技术相比大大地减少了延迟链数目及设计面积,仅相当于同样工艺和设计要求下传统数字锁相环技术延迟单元数目的1/10,及面积的1/2.该结构可实现20~200 MHz频率范围并且设计精度可达到100 ps.     

A 5.3-GHz 32-bit accumulator designed for direct digital frequency synthesizer

A 32-bit pipeline accumulator with carry ripple topology is implemented for direct digital frequency synthesizer.To increase the throughout while hold down the area and power consumption,a method to reduce the number of the pre-skewing registers is proposed.The number is reduced to 29% of a conventional pipeline accumulator.The propagation delay versus bias current of the adder circuit with different size transistors is investigated.We analyze the delay by employing the open circuit time constant method.Compared to the simulation results,the maximum error is less than 8%.A method to optimum the design of the adder based on the propagation delay is discussed.The clock traces for the 32-bit adder are heavily loaded,as there are 40 registers being connected to them.Moreover,the differential clock traces,which are much longer than the critical length,should be treated as transmission lines.Thus a clock distribution method and a termination scheme are proposed to get high quality and low skew clock signals.A multiple-type termination scheme is proposed to match the transmission line impedance.The 32-bit accumulator was measured to work functionally at 5.3 GHz.